JP2568554B2 - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JP2568554B2 JP2568554B2 JP62135131A JP13513187A JP2568554B2 JP 2568554 B2 JP2568554 B2 JP 2568554B2 JP 62135131 A JP62135131 A JP 62135131A JP 13513187 A JP13513187 A JP 13513187A JP 2568554 B2 JP2568554 B2 JP 2568554B2
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- output
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- nonlinear
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダ（VTR）などに用い
て非線形プリエンファシス、非線形ディエンファシスを
行う映像信号処理装置に関するものである。
て非線形プリエンファシス、非線形ディエンファシスを
行う映像信号処理装置に関するものである。
従来の技術 近年のVTRにおいては、記録時に小振幅の高域成分を
強調する非線形プリエンファシスを行い、再生時に記録
時と逆特性の非線形ディエンファシスを行うことによ
り、信号成分を劣化させることなく記録再生過程で混入
する雑音を低減する技術が用いられている。
強調する非線形プリエンファシスを行い、再生時に記録
時と逆特性の非線形ディエンファシスを行うことによ
り、信号成分を劣化させることなく記録再生過程で混入
する雑音を低減する技術が用いられている。
従来の非線形プリエンファシス回路、非線形ディエン
ファシス回路はアナログ回路による構成であって、半導
体集積化することができず個別部品を必要とするばかり
ではなく、回路素子のバラツキなどにより特性が安定し
ないなどの問題点を有していた。そこで最近、これらの
問題点を解決するため、ディジタル信号処理によるもの
が提案されている。
ファシス回路はアナログ回路による構成であって、半導
体集積化することができず個別部品を必要とするばかり
ではなく、回路素子のバラツキなどにより特性が安定し
ないなどの問題点を有していた。そこで最近、これらの
問題点を解決するため、ディジタル信号処理によるもの
が提案されている。
以下に、従来のディジタル信号処理による非線形プリ
エンファシス回路、非線形ディエンファシス回路の例と
して、本出願人が先に出願（特願昭61-272498）した映
像信号処理装置について説明する。
エンファシス回路、非線形ディエンファシス回路の例と
して、本出願人が先に出願（特願昭61-272498）した映
像信号処理装置について説明する。
第６図はその構成図であって、入力端子１から標本化
され数ビットに量子化されたディジタル映像信号が入力
される。入力された信号を遅延回路２において所定期間
だけ遅延し、減算回路３にて入力信号から差し引く。こ
の信号は加算回路４の一方の入力端子に入力される。
され数ビットに量子化されたディジタル映像信号が入力
される。入力された信号を遅延回路２において所定期間
だけ遅延し、減算回路３にて入力信号から差し引く。こ
の信号は加算回路４の一方の入力端子に入力される。
ここで、スイッチ６およびスイッチ11は、記録再生切
換信号14によって制御され、記録の時には上側に、再生
の時には下側に接続されるものとする。
換信号14によって制御され、記録の時には上側に、再生
の時には下側に接続されるものとする。
したがって記録時においては、加算回路４の出力は非
線形入出力回路７を経て遅延回路５において所定期間だ
け遅延され、加算回路４のもう一方の入力端子へ帰還さ
れるとともに、一方では加算回路４の出力は、非線形入
出力回路９を経て加算回路12において入力端子１からの
入力信号と加算され、出力端子13から出力される。また
再生時においては、非線形入出力回路７および非線形入
出力回路９に代って、それぞれ非線形入出力回路８およ
び非線形入出力回路10が使用される。ここで非線形入出
力回路7,8,9,および10は、入力信号振幅に応じて非線形
に決る係数を入力信号に乗じた出力を得るものである。
線形入出力回路７を経て遅延回路５において所定期間だ
け遅延され、加算回路４のもう一方の入力端子へ帰還さ
れるとともに、一方では加算回路４の出力は、非線形入
出力回路９を経て加算回路12において入力端子１からの
入力信号と加算され、出力端子13から出力される。また
再生時においては、非線形入出力回路７および非線形入
出力回路９に代って、それぞれ非線形入出力回路８およ
び非線形入出力回路10が使用される。ここで非線形入出
力回路7,8,9,および10は、入力信号振幅に応じて非線形
に決る係数を入力信号に乗じた出力を得るものである。
このような構成により、入力端子１から加算回路４の
出力に至る系は高域通過フィルタ特性となり、その周波
数特性は非線形入出力回路７、あるいは８の入出力比、
すなわち非線形入出力回路の入力信号振幅に応じて非線
形に決る係数によって通過帯域が変化し、また入力端子
１から出力端子13の出力に至る系の周波数特性は、非線
形入出力回路９、あるいは10の非線形特性によってエン
ファシス量、ディエンファシス量が変化する。
出力に至る系は高域通過フィルタ特性となり、その周波
数特性は非線形入出力回路７、あるいは８の入出力比、
すなわち非線形入出力回路の入力信号振幅に応じて非線
形に決る係数によって通過帯域が変化し、また入力端子
１から出力端子13の出力に至る系の周波数特性は、非線
形入出力回路９、あるいは10の非線形特性によってエン
ファシス量、ディエンファシス量が変化する。
そこで非線形入出力回路7,8,9,および10の入出力特性
を適切に設定することにより、記録時には非線形プリエ
ンファシスとして、また再生時には記録時の非線形プリ
エンファシス特性と逆特性の非線形ディエンファシスと
して動作させることができる。
を適切に設定することにより、記録時には非線形プリエ
ンファシスとして、また再生時には記録時の非線形プリ
エンファシス特性と逆特性の非線形ディエンファシスと
して動作させることができる。
これによれば、すべてディジタル回路により構成され
るため、全回路を半導体集積化することができ、また特
性のバラツキが生じないなどの特徴を有している。
るため、全回路を半導体集積化することができ、また特
性のバラツキが生じないなどの特徴を有している。
発明が解決しようとする問題点 しかしながら、この構成においては遅延回路が２つ
（第６図の2,5）必要であり、特に映像の垂直方向や動
き方向に対してエンファシスを行う場合には１水平走査
期間、あるいは１フレーム期間の遅延を行うための規模
の大きな遅延手段が２つ必要であるため、回路規模が大
きくなってしまうという問題点を有している。
（第６図の2,5）必要であり、特に映像の垂直方向や動
き方向に対してエンファシスを行う場合には１水平走査
期間、あるいは１フレーム期間の遅延を行うための規模
の大きな遅延手段が２つ必要であるため、回路規模が大
きくなってしまうという問題点を有している。
本発明は上記問題点に着目し、遅延回路をただ１つだ
け用いて同様な機能、すわなちすべてディジタル回路に
より構成される非線形プリエンファシス、及びこれと逆
特性の非線形ディエンファシスを実現する映像信号処理
装置を提供することを目的とする。
け用いて同様な機能、すわなちすべてディジタル回路に
より構成される非線形プリエンファシス、及びこれと逆
特性の非線形ディエンファシスを実現する映像信号処理
装置を提供することを目的とする。
問題点を解決するための手段 上記問題点を解決するため本発明の映像信号処理装置
は、入力信号を一方の入力とする第1,第2,および第３の
演算回路と、第１の演算回路の出力を所定期間遅延して
前記第２の演算回路の他の入力とする遅延回路と、第２
の演算回路の出力を入力とする第1,第2,第3,および第４
の非線形入出力回路と、記録時には第１の非線形入出力
回路の出力を、また再生時には第２の非線形入出力回路
の出力を選択して前記第１の演算回路の他の入力とする
第１の選択手段と、記録時には第３の非線形入出力回路
の出力を、また再生時には第４の非線形入出力回路の出
力を選択して前記第３の演算回路の他の入力とする第２
の選択手段とを備えたものである。
は、入力信号を一方の入力とする第1,第2,および第３の
演算回路と、第１の演算回路の出力を所定期間遅延して
前記第２の演算回路の他の入力とする遅延回路と、第２
の演算回路の出力を入力とする第1,第2,第3,および第４
の非線形入出力回路と、記録時には第１の非線形入出力
回路の出力を、また再生時には第２の非線形入出力回路
の出力を選択して前記第１の演算回路の他の入力とする
第１の選択手段と、記録時には第３の非線形入出力回路
の出力を、また再生時には第４の非線形入出力回路の出
力を選択して前記第３の演算回路の他の入力とする第２
の選択手段とを備えたものである。
作用 上記の構成により、入力信号と帰還路の信号とを混合
したのち遅延するため、１つの遅延回路で入力信号と帰
還路の信号とを同時に遅延させることができ、これによ
り遅延回路をただ１つだけ用いて非線形プリエンファシ
ス、及びこれと逆特性の非線形ディエンファシスを実現
できる。
したのち遅延するため、１つの遅延回路で入力信号と帰
還路の信号とを同時に遅延させることができ、これによ
り遅延回路をただ１つだけ用いて非線形プリエンファシ
ス、及びこれと逆特性の非線形ディエンファシスを実現
できる。
実施例 以下本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の映像信号処理装置の第１の実施例の
構成図である。先に第６図に示した従来例と同じ機能の
部分には同番号を付した。第１図において、入力端子１
から標本化され数ビットに量子化されたディジタル映像
信号が入力される。減算回路21においてスイッチ６から
の帰還信号から入力信号が減算される。この信号は遅延
回路20において所定期間遅延され、加算回路22において
入力端子１からの入力信号と加算され、非線形入出力回
路7,8,9,および10に導かれる。
構成図である。先に第６図に示した従来例と同じ機能の
部分には同番号を付した。第１図において、入力端子１
から標本化され数ビットに量子化されたディジタル映像
信号が入力される。減算回路21においてスイッチ６から
の帰還信号から入力信号が減算される。この信号は遅延
回路20において所定期間遅延され、加算回路22において
入力端子１からの入力信号と加算され、非線形入出力回
路7,8,9,および10に導かれる。
ここで、スイッチ６およびスイッチ11は、記録再生切
換信号14によって制御され、記録の時には上側に、再生
の時には下側に接続されるものとする。
換信号14によって制御され、記録の時には上側に、再生
の時には下側に接続されるものとする。
したがって記録時においては、加算回路22の出力は非
線形入出力回路７を経て減算回路21へ帰還されるととも
に、一方では加算回路22の出力は、非線形入出力回路９
を経て加算回路12において入力端子１からの入力信号と
加算され、出力端子13から出力される。また再生時にお
いては、非線形入出力回路７および非線形入出力回路９
に代って、それぞれ非線形入出力回路８および非線形入
出力回路10が使用される。
線形入出力回路７を経て減算回路21へ帰還されるととも
に、一方では加算回路22の出力は、非線形入出力回路９
を経て加算回路12において入力端子１からの入力信号と
加算され、出力端子13から出力される。また再生時にお
いては、非線形入出力回路７および非線形入出力回路９
に代って、それぞれ非線形入出力回路８および非線形入
出力回路10が使用される。
ここで非線形入出力回路7,8,9,および10は、入力信号
振幅に応じて非線形に決る係数を入力信号に乗じた出力
を得るものであって、たとえばROMによって構成され
る。
振幅に応じて非線形に決る係数を入力信号に乗じた出力
を得るものであって、たとえばROMによって構成され
る。
このように構成したことにより、入力信号と帰還路の
信号とを混合したのち遅延するため、１つの遅延回路で
入力信号と帰還路の信号とを同時に遅延させることがで
き、かつ入力端子１から加算回路22の出力に至る系は第
６図の従来例と全く同様に高域通過フィルタ特性とな
り、その周波数特性は非線形入出力回路７、あるいは８
の入出力比、すなわち非線形入出力回路の入力信号振幅
に応じて非線形に決る係数によって通過帯域が変化す
る。
信号とを混合したのち遅延するため、１つの遅延回路で
入力信号と帰還路の信号とを同時に遅延させることがで
き、かつ入力端子１から加算回路22の出力に至る系は第
６図の従来例と全く同様に高域通過フィルタ特性とな
り、その周波数特性は非線形入出力回路７、あるいは８
の入出力比、すなわち非線形入出力回路の入力信号振幅
に応じて非線形に決る係数によって通過帯域が変化す
る。
さて記録時において、非線形入出力回路９の入出力特
性は、振幅は小さいほど大きな係数を乗じて出力する特
性とすることにより、出力端子13より得られる信号は入
力振幅が小さいほど高域成分を大きく強調する特性、す
なわち非線形プリエンファシス特性が実現できる。しか
も、強調する帯域を決める非線形入出力回路７と強調す
る量を決める非線形入出力回路９の非線形入出力特性
を、個別に任意に設定できるという特徴を有している。
性は、振幅は小さいほど大きな係数を乗じて出力する特
性とすることにより、出力端子13より得られる信号は入
力振幅が小さいほど高域成分を大きく強調する特性、す
なわち非線形プリエンファシス特性が実現できる。しか
も、強調する帯域を決める非線形入出力回路７と強調す
る量を決める非線形入出力回路９の非線形入出力特性
を、個別に任意に設定できるという特徴を有している。
ここで、この記録時の動作を数式で表現することを考
える。非線形な動作をするため、線形なディジタルフィ
ルタのようにｚ変換の形態で表現できないことに注意し
なければならない。
える。非線形な動作をするため、線形なディジタルフィ
ルタのようにｚ変換の形態で表現できないことに注意し
なければならない。
いま、時刻ｎにおいて入力端子１より入力される入力
信号をxn、出力端子13より出力される信号をyn、加算回
路22の出力信号をun、このunに対する非線形入出力回路
７による係数をan、非線形入出力回路９による係数をbn
とし、遅延回路20による遅延期間をｍ標本化周期とした
とき、 yn＝xn＋bnun …… un＝xn−xn-m＋an-mun-m …… 、式より yn＝（１＋bn）xn −bn（an-m／bn-m＋１）xn-m ＋（an-mbn／bn-m）yn-m …… またan、bnはunの関数であるため、 an＝ａ（un） …… bn＝ｂ（un） …… と表すことができる。
信号をxn、出力端子13より出力される信号をyn、加算回
路22の出力信号をun、このunに対する非線形入出力回路
７による係数をan、非線形入出力回路９による係数をbn
とし、遅延回路20による遅延期間をｍ標本化周期とした
とき、 yn＝xn＋bnun …… un＝xn−xn-m＋an-mun-m …… 、式より yn＝（１＋bn）xn −bn（an-m／bn-m＋１）xn-m ＋（an-mbn／bn-m）yn-m …… またan、bnはunの関数であるため、 an＝ａ（un） …… bn＝ｂ（un） …… と表すことができる。
さて次に、再生時の動作について述べる。
再生時にはスイッチ６およびスイッチ11は、記録再生
切換信号14によって下側に接続され、このため非線形入
出力回路８、および10が選択される。いま、時刻ｎにお
いて入力端子１より入力される入力信号をyn、出力端子
13より出力される信号をxn、加算回路22の出力信号を
Un、このUnに対する非線形入出力回路８による係数を
An、非線形入出力回路10による係数をBnとしたとき、 xn＝yn＋BnUn …… Un＝yn−yn-m＋An-mUn-m …… 、式より、 xn＝（１＋Bn）yn −Bn（An-m／Bn-m＋１）yn-m ＋（An-mBn／Bn-m）xn-m …… またAn、BnはUnの関数であるため、 An＝Ａ（Un） …… Bn＝Ｂ（Un） …… と表すことができる。
切換信号14によって下側に接続され、このため非線形入
出力回路８、および10が選択される。いま、時刻ｎにお
いて入力端子１より入力される入力信号をyn、出力端子
13より出力される信号をxn、加算回路22の出力信号を
Un、このUnに対する非線形入出力回路８による係数を
An、非線形入出力回路10による係数をBnとしたとき、 xn＝yn＋BnUn …… Un＝yn−yn-m＋An-mUn-m …… 、式より、 xn＝（１＋Bn）yn −Bn（An-m／Bn-m＋１）yn-m ＋（An-mBn／Bn-m）xn-m …… またAn、BnはUnの関数であるため、 An＝Ａ（Un） …… Bn＝Ｂ（Un） …… と表すことができる。
ところで、再生時には、記録時の非線形プリエンファ
シス特性と逆特性の非線形ディエンファシス特性とする
必要がある。すなわち、式で表されるynが入力された
ときxnが出力されなければならない。式より、 式と式のyn、yn-m、およびxnの係数を等しいとおく
と、 An＝（an＋bn）／（１＋bn） …… Bn＝−bn／（１＋bn） …… という条件が必要なことがわかる。
シス特性と逆特性の非線形ディエンファシス特性とする
必要がある。すなわち、式で表されるynが入力された
ときxnが出力されなければならない。式より、 式と式のyn、yn-m、およびxnの係数を等しいとおく
と、 An＝（an＋bn）／（１＋bn） …… Bn＝−bn／（１＋bn） …… という条件が必要なことがわかる。
ここで式、式を成立させつつ、、式のように
An、BnをUnの関数とするためには、再生時のUnとan、bn
の関数を知らなければならない。an、bnは、式に示
すように記録時のunの関数であるため、unと再生時のUn
との関係がわかれば、結果的にUnとAn、Bnの関係を知る
ことができる。unとUnの関係は、、および式より
知ることができ、次式のようである。
An、BnをUnの関数とするためには、再生時のUnとan、bn
の関数を知らなければならない。an、bnは、式に示
すように記録時のunの関数であるため、unと再生時のUn
との関係がわかれば、結果的にUnとAn、Bnの関係を知る
ことができる。unとUnの関係は、、および式より
知ることができ、次式のようである。
Un＝（１＋bn）un …… 以上をまとめると、添字のnを省略して、非線形入出
力回路8,10の入力信号をＵ、またこのＵに対する非線形
入出力回路８による係数をＡ（Ｕ）、非線形入出力回路
10による係数をＢ（Ｕ）としたとき、Ａ（Ｕ）、Ｂ
（Ｕ）はｕをパラメータとして、 Ｕ＝（１＋ｂ（ｕ））・ｕ を満たすよう設定すれば、記録時の非線形プリエンファ
シス特性とは完全に逆特性の非線形ディエンファシスを
実現することができる。
力回路8,10の入力信号をＵ、またこのＵに対する非線形
入出力回路８による係数をＡ（Ｕ）、非線形入出力回路
10による係数をＢ（Ｕ）としたとき、Ａ（Ｕ）、Ｂ
（Ｕ）はｕをパラメータとして、 Ｕ＝（１＋ｂ（ｕ））・ｕ を満たすよう設定すれば、記録時の非線形プリエンファ
シス特性とは完全に逆特性の非線形ディエンファシスを
実現することができる。
以上説明したように、本実施例はディジタル処理によ
り非線形プリエンファシス、およびこれと完全に逆特性
の非線形ディエンファシスを実現することができ、また
信号を遅延する遅延回路はただ１つでよい。
り非線形プリエンファシス、およびこれと完全に逆特性
の非線形ディエンファシスを実現することができ、また
信号を遅延する遅延回路はただ１つでよい。
以下に本発明のその他の実施例について説明する。
第２図は本発明の映像信号処理装置の第２の実施例の
構成図である。第１図の先の実施例と異なる点は、減算
回路21に変り入力端子１からの入力信号からスイッチ６
からの帰還信号を差し引く減算回路23が用いられている
こと、および加算回路22に変り入力端子１からの入力信
号から遅延回路20からの信号を差し引く減算回路24が用
いられていることである。このように構成したときの減
算回路24の出力信号と、第１図の実施例における加算回
路22の出力信号とは明らかに全く同じであり、したがっ
てこの第２の実施例も第１図の実施例と同じ動作をす
る。
構成図である。第１図の先の実施例と異なる点は、減算
回路21に変り入力端子１からの入力信号からスイッチ６
からの帰還信号を差し引く減算回路23が用いられている
こと、および加算回路22に変り入力端子１からの入力信
号から遅延回路20からの信号を差し引く減算回路24が用
いられていることである。このように構成したときの減
算回路24の出力信号と、第１図の実施例における加算回
路22の出力信号とは明らかに全く同じであり、したがっ
てこの第２の実施例も第１図の実施例と同じ動作をす
る。
第３図は本発明の映像信号処理装置の第３の実施例の
構成図である。第１図の第１の実施例と異なる点は、減
算回路21に変り入力端子１からの入力信号とスイッチ６
からの帰還信号を加算する加算回路25が用いられている
こと、加算回路22に変り入力端子１からの入力信号を遅
延回路20により遅延された信号から差し引く減算回路26
が用いられていること、および加算回路12に変り入力端
子１からの入力信号からスイッチ11からの信号を差し引
く減算回路27が用いられていることである。このように
構成したときの減算回路26の出力信号と、第１図の実施
例における加算回路22の出力信号とは符号が反対である
が、減算回路27を用いたために出力端子13から出力され
る信号は第１図の実施例と全く同じである。
構成図である。第１図の第１の実施例と異なる点は、減
算回路21に変り入力端子１からの入力信号とスイッチ６
からの帰還信号を加算する加算回路25が用いられている
こと、加算回路22に変り入力端子１からの入力信号を遅
延回路20により遅延された信号から差し引く減算回路26
が用いられていること、および加算回路12に変り入力端
子１からの入力信号からスイッチ11からの信号を差し引
く減算回路27が用いられていることである。このように
構成したときの減算回路26の出力信号と、第１図の実施
例における加算回路22の出力信号とは符号が反対である
が、減算回路27を用いたために出力端子13から出力され
る信号は第１図の実施例と全く同じである。
次に第４図に示すのは本発明の映像信号処理装置の第
４の実施例の構成図である。これは第２図に示した第２
の実施例における減算回路23に変えて加算回路28を用
い、さらに非線形入出力回路7,8に変えて、これらと符
号が異なり絶対値の等しい信号を出力する特性の非線形
入出力回路57,58を用いたものである。この構成におい
ても、第２図の実施例と同じ動作をするのは明らかであ
る。
４の実施例の構成図である。これは第２図に示した第２
の実施例における減算回路23に変えて加算回路28を用
い、さらに非線形入出力回路7,8に変えて、これらと符
号が異なり絶対値の等しい信号を出力する特性の非線形
入出力回路57,58を用いたものである。この構成におい
ても、第２図の実施例と同じ動作をするのは明らかであ
る。
同様にして、第３図に示した第３の実施例に対しても
構成の変形が考えられる。第５図はこれを示す第５の実
施例の構成図である。これは第３図に示した第３の実施
例における加算回路25に変えて減算回路30を用い、さら
に非線形入出力回路7,8に変えて、先と同様にこれらと
符号が異なり絶対値の等しい信号を出力する特性の非線
形入出力回路57,58を用いたものである。この構成にお
いても、第３図の実施例と同じ動作をするのは明らかで
ある。
構成の変形が考えられる。第５図はこれを示す第５の実
施例の構成図である。これは第３図に示した第３の実施
例における加算回路25に変えて減算回路30を用い、さら
に非線形入出力回路7,8に変えて、先と同様にこれらと
符号が異なり絶対値の等しい信号を出力する特性の非線
形入出力回路57,58を用いたものである。この構成にお
いても、第３図の実施例と同じ動作をするのは明らかで
ある。
なおさらに、第１図〜第５図に示した各実施例におい
て、非線形入出力回路９、および10に変えて、これらと
符号が異なり絶対値の等しい信号を出力する特性の非線
形入出力回路を用い、加算回路12に変えて減算回路を、
あるいは減算回路27に変えて加算回路を用いてもよいこ
とは、もはや言うまでもない。
て、非線形入出力回路９、および10に変えて、これらと
符号が異なり絶対値の等しい信号を出力する特性の非線
形入出力回路を用い、加算回路12に変えて減算回路を、
あるいは減算回路27に変えて加算回路を用いてもよいこ
とは、もはや言うまでもない。
発明の効果 以上のように、本発明の映像信号処理装置によれば、
全回路を半導体集積化することができ、また特性のバラ
ツキが生じない、ディジタル信号処理による非線形プリ
エンファシス、及びこれと完全に逆特性の非線形ディエ
ンファシスを行うことができ、半導体化による合理化や
特性の安定化を図れる。しかも非線形エンファシス特性
は、強調する帯域を決める非線形特性と強調する量に対
する非線形特性を、個別に任意に設定でき、画質を劣化
させることなく効果的に雑音を低減できる。さらにこれ
に加え、信号を遅延する遅延回路はただ１つでよく、こ
のため特に映像の垂直方向や動き方向に対して非線形エ
ンファシスを行う場合に必要となる１水平走査期間、あ
るいは１フレーム期間の遅延を行うための規模の大きな
遅延手段が１つだけでよく、比較的小さい回路規模で実
現できるという効果がある。
全回路を半導体集積化することができ、また特性のバラ
ツキが生じない、ディジタル信号処理による非線形プリ
エンファシス、及びこれと完全に逆特性の非線形ディエ
ンファシスを行うことができ、半導体化による合理化や
特性の安定化を図れる。しかも非線形エンファシス特性
は、強調する帯域を決める非線形特性と強調する量に対
する非線形特性を、個別に任意に設定でき、画質を劣化
させることなく効果的に雑音を低減できる。さらにこれ
に加え、信号を遅延する遅延回路はただ１つでよく、こ
のため特に映像の垂直方向や動き方向に対して非線形エ
ンファシスを行う場合に必要となる１水平走査期間、あ
るいは１フレーム期間の遅延を行うための規模の大きな
遅延手段が１つだけでよく、比較的小さい回路規模で実
現できるという効果がある。
第１図は本発明の映像信号処理装置の第１の実施例の構
成図、第２図は本発明の映像信号処理装置の第２の実施
例の構成図、第３図は本発明の映像信号処理装置の第３
の実施例の構成図、第４図は本発明の映像信号処理装置
の第４の実施例の構成図、第５図は本発明の映像信号処
理装置の第５の実施例の構成図、第６図は本出願人が先
に出願した従来のディジタル信号処理による非線形プリ
エンファシス、ディエンファシス回路の構成図である。 20……遅延回路、12,22,25,28……加算回路、21,23,24,
26,27,29,30,31……減算回路、6,11……スイッチ、7,8,
9,10,57,58……非線形入出力回路。
成図、第２図は本発明の映像信号処理装置の第２の実施
例の構成図、第３図は本発明の映像信号処理装置の第３
の実施例の構成図、第４図は本発明の映像信号処理装置
の第４の実施例の構成図、第５図は本発明の映像信号処
理装置の第５の実施例の構成図、第６図は本出願人が先
に出願した従来のディジタル信号処理による非線形プリ
エンファシス、ディエンファシス回路の構成図である。 20……遅延回路、12,22,25,28……加算回路、21,23,24,
26,27,29,30,31……減算回路、6,11……スイッチ、7,8,
9,10,57,58……非線形入出力回路。
Claims (2)
- 【請求項１】入力信号を一方の入力とする第1,第2,およ
び第３の演算回路と、第１の演算回路の出力を所定期間
遅延して前記第２の演算回路の他の入力とする遅延回路
と、第２の演算回路の出力を入力とする第1,第2,第3,お
よび第４の非線形入出力回路と、記録時には第１の非線
形入出力回路の出力を、また再生時には第２の非線形入
出力回路の出力を選択して前記第１の演算回路の他の入
力とする第１の選択手段と、記録時には第３の非線形入
出力回路の出力を、また再生時には第４の非線形入出力
回路の出力を選択して前記第３の演算回路の他の入力と
する第２の選択手段とを備えたことを特徴とする映像信
号処理装置。 - 【請求項２】第1,および第３の非線形入出力回路の入力
振幅をｕとしたとき、それぞれの出力振幅がｕの関数と
して、ａ（ｕ）・ｕ、ｂ（ｕ）・ｕで表されるとし、ま
た第２、および第４の非線形入出力回路の入力振幅をＵ
としたとき、それぞれの出力振幅がＵの関数として、Ａ
（Ｕ）・Ｕ、Ｂ（Ｕ）・Ｕで表されるとしたとき、Ａ
（Ｕ）、Ｂ（Ｕ）はｕをパラメータとして、 Ｕ＝（１＋ｂ（ｕ））・ｕ を満たすように設定されていることを特徴とする特許請
求の範囲第（１）項記載の映像信号処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135131A JP2568554B2 (ja) | 1987-05-29 | 1987-05-29 | 映像信号処理装置 |
| US07/119,069 US4849826A (en) | 1986-11-14 | 1987-11-10 | Digital non-linear pre-emphasis/de-emphasis apparatus for eliminating noise components from video signals in a video signal processing system |
| DE3750075T DE3750075T2 (de) | 1986-11-14 | 1987-11-11 | Vorrichtung zur digitalen nichtlinearen Vorverzerrung und Nachentzerrung. |
| EP87309964A EP0267785B1 (en) | 1986-11-14 | 1987-11-11 | Digital non-linear pre-emphasis/de-emphasis apparatus |
| KR1019870012816A KR910002603B1 (ko) | 1986-11-14 | 1987-11-13 | 디지탈 비선형 엠퍼시스/디엠퍼시스장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135131A JP2568554B2 (ja) | 1987-05-29 | 1987-05-29 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63298867A JPS63298867A (ja) | 1988-12-06 |
| JP2568554B2 true JP2568554B2 (ja) | 1997-01-08 |
Family
ID=15144535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135131A Expired - Fee Related JP2568554B2 (ja) | 1986-11-14 | 1987-05-29 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568554B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030285A (ja) * | 1983-07-29 | 1985-02-15 | Victor Co Of Japan Ltd | 映像信号記録再生装置 |
-
1987
- 1987-05-29 JP JP62135131A patent/JP2568554B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63298867A (ja) | 1988-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |