JP2821184B2 - 非線形エンフアシス回路 - Google Patents
非線形エンフアシス回路Info
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- JP2821184B2 JP2821184B2 JP18202789A JP18202789A JP2821184B2 JP 2821184 B2 JP2821184 B2 JP 2821184B2 JP 18202789 A JP18202789 A JP 18202789A JP 18202789 A JP18202789 A JP 18202789A JP 2821184 B2 JP2821184 B2 JP 2821184B2
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- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばビデオ信号を、雑音が多く、ダイナ
ミックレンジの制限された伝送路で伝送するシステムに
適用される非線形エンファシス回路に関する。
ミックレンジの制限された伝送路で伝送するシステムに
適用される非線形エンファシス回路に関する。
［従来の技術］ 従来、この種の非線形エンファシス回路として、第４
図に示す様な回路が提案されている。
図に示す様な回路が提案されている。
第４図において、入力ビデオ信号ｘは、ハイパスフィ
ルタ（HPF）41に加えられ、その高域成分が分離され
る。分離された高域成分は非線形増幅器以下（NLAと称
する）42により、振幅圧縮される。
ルタ（HPF）41に加えられ、その高域成分が分離され
る。分離された高域成分は非線形増幅器以下（NLAと称
する）42により、振幅圧縮される。
NLA42は例えば第６図に示す様な入出力特性を有して
おり入力信号振幅の大きなときに出力振幅が制限される
様な入出力特性を持っている。NLA42の出力Ｗは、加算
回路43により、入力映像信号ｘに加算され、高域強調さ
れた信号ｙとして出力される。第４図において、HPF41
は例えばCRによるハイパスフィルターで構成され、NLA4
2は例えばダイオードを用いた対数圧縮回路で構成され
る。
おり入力信号振幅の大きなときに出力振幅が制限される
様な入出力特性を持っている。NLA42の出力Ｗは、加算
回路43により、入力映像信号ｘに加算され、高域強調さ
れた信号ｙとして出力される。第４図において、HPF41
は例えばCRによるハイパスフィルターで構成され、NLA4
2は例えばダイオードを用いた対数圧縮回路で構成され
る。
出力ｙの周波数特性は、例えば第５図に示す様に入力
レベルに応じて高域増強量の変化する特性、所謂非線形
エンファシス特性となる。
レベルに応じて高域増強量の変化する特性、所謂非線形
エンファシス特性となる。
高域増強されたビデオ信号を、例えばVTR等の磁気記
録再生系の様に、雑音が多く、ダイナミックレンジの制
限された伝送系を通した後、前述したエンファシス回路
の逆特性を持つディエンファシス回路に供給し、増強さ
れていた高域成分を抑圧することにより、伝送系によっ
て加えられた雑音成分を抑圧し、高S/Nの映像を得るこ
とができる。また、レベルの大きな信号に対してはエン
ファシス量が小となるので、ダイナミックレンズの増大
を招くことがなく、伝送路のダイナミックレンズ制限に
よる歪も発生しない。
録再生系の様に、雑音が多く、ダイナミックレンジの制
限された伝送系を通した後、前述したエンファシス回路
の逆特性を持つディエンファシス回路に供給し、増強さ
れていた高域成分を抑圧することにより、伝送系によっ
て加えられた雑音成分を抑圧し、高S/Nの映像を得るこ
とができる。また、レベルの大きな信号に対してはエン
ファシス量が小となるので、ダイナミックレンズの増大
を招くことがなく、伝送路のダイナミックレンズ制限に
よる歪も発生しない。
［発明が解決しようとしている課題］ しかしながら上述の如き特性のエンファシス回路で
は、非線形振幅圧縮器を用いる必要があり、これを例え
ばダイオード対数圧縮器を用いた実現することになる
が、一般にこの様な特性を持つエンファシス回路は、高
精度化、高安定化すること、更には良好な高周波特性を
得ることが困難であった。従って、この様なエンファシ
ス回路を、広帯域で高精度の処理が要求される装置、例
えば高詳細度テレビジョン信号等の広帯域信号を記録す
るVTR等に適用することは困難であった。
は、非線形振幅圧縮器を用いる必要があり、これを例え
ばダイオード対数圧縮器を用いた実現することになる
が、一般にこの様な特性を持つエンファシス回路は、高
精度化、高安定化すること、更には良好な高周波特性を
得ることが困難であった。従って、この様なエンファシ
ス回路を、広帯域で高精度の処理が要求される装置、例
えば高詳細度テレビジョン信号等の広帯域信号を記録す
るVTR等に適用することは困難であった。
斯かる背景下に於いて本発明は広帯域信号に対しても
高精度の処理が可能な非線形エンファシス回路を提供す
ることを目的とする。
高精度の処理が可能な非線形エンファシス回路を提供す
ることを目的とする。
［問題点を解決するための手段］ 斯かる目的下において、本発明では、デジタルデータ
を入力する入力手段と、前記入力手段からの入力データ
を一方の入力とする減算器と、前記減算器の出力に所定
の係数を乗算する乗算器と、前記乗算器の出力を累算し
その出力を前記減算器の他方の入力とする累算器とを有
し、前記入力データをフィルタ処理するデジタルフィル
タと、非線形入出力特性を有し、前記デジタルフィルタ
の出力を受けるテーブル手段と、前記テーブル手段の出
力と前記入力手段からの入力データとを加算する加算器
とを備える構成とした。
を入力する入力手段と、前記入力手段からの入力データ
を一方の入力とする減算器と、前記減算器の出力に所定
の係数を乗算する乗算器と、前記乗算器の出力を累算し
その出力を前記減算器の他方の入力とする累算器とを有
し、前記入力データをフィルタ処理するデジタルフィル
タと、非線形入出力特性を有し、前記デジタルフィルタ
の出力を受けるテーブル手段と、前記テーブル手段の出
力と前記入力手段からの入力データとを加算する加算器
とを備える構成とした。
［作用］ このように構成することにより、テーブルを用いてい
るので高速且つ高精度に非線形処理を行うことができ
る。また、無限応答デジタルフィルタを用いているた
め、演算が比較的簡単となり、応答の高速化、即ち処理
するデータの高帯域化が実現できた。
るので高速且つ高精度に非線形処理を行うことができ
る。また、無限応答デジタルフィルタを用いているた
め、演算が比較的簡単となり、応答の高速化、即ち処理
するデータの高帯域化が実現できた。
［実施例］ 以下、本発明の実施例について説明する。
第１図は本発明の実施例のエンファシス回路の構成を
示す図であり、図中、１は入力ディジタル信号ｘの高域
成分を通過する無限応答デジタルフィルタ（Infinite I
mpulse Responce Filter）、即ちIIRフィルタ、２はIIR
フィルタの出力を対数圧縮する非線形テーブル（以下NL
Tと称す）、３は加算器である。
示す図であり、図中、１は入力ディジタル信号ｘの高域
成分を通過する無限応答デジタルフィルタ（Infinite I
mpulse Responce Filter）、即ちIIRフィルタ、２はIIR
フィルタの出力を対数圧縮する非線形テーブル（以下NL
Tと称す）、３は加算器である。
第２図は、第１図回路中のIIRフィルタをより詳細に
示した図であり、21は減算器、22はフリップフロップか
ら成る遅延回路、23は加算器、24はK1なる係数を乗算す
る係数器、25はK2なる係数を乗算する係数器であり、21
〜25でIIRフィルタ１を構成している。
示した図であり、21は減算器、22はフリップフロップか
ら成る遅延回路、23は加算器、24はK1なる係数を乗算す
る係数器、25はK2なる係数を乗算する係数器であり、21
〜25でIIRフィルタ１を構成している。
上記構成において、まず、入力信号は、アナログビデ
オ信号を不図示のAD変換器により、ディジタル化したデ
ィジタルビデオ信号であるとする。そして、以下の処理
は全てディジタル演算で行なわれる。
オ信号を不図示のAD変換器により、ディジタル化したデ
ィジタルビデオ信号であるとする。そして、以下の処理
は全てディジタル演算で行なわれる。
第１図において、入力ディジタル信号ｘは、IIRフィ
ルタ１に供給され、その高域成分のみが通過する。IIR
フィルタ１の出力はNLT2に入力される。NLT2は入力デー
タに対応して、該データを対数圧縮したデータを出力す
る様なテーブルが書込まれているROMであり、NLT2によ
り非線形振幅圧縮されたビデオ信号の高域成分Ｗを得
る。この圧縮された高域成分Ｗは加算器３により、入力
ディジタル信号Ｘに加算され、高域増強された出力ビデ
オ信号ｙとして出力される。ここでIIRフィルタ１を以
下に説明する様な適切な構成をすることにより、従来例
で用いた様なCRによるHPFと同様の特性を有するHPFを構
成することが可能であり、従来例と等価なエンファシス
特性を得ることができる。
ルタ１に供給され、その高域成分のみが通過する。IIR
フィルタ１の出力はNLT2に入力される。NLT2は入力デー
タに対応して、該データを対数圧縮したデータを出力す
る様なテーブルが書込まれているROMであり、NLT2によ
り非線形振幅圧縮されたビデオ信号の高域成分Ｗを得
る。この圧縮された高域成分Ｗは加算器３により、入力
ディジタル信号Ｘに加算され、高域増強された出力ビデ
オ信号ｙとして出力される。ここでIIRフィルタ１を以
下に説明する様な適切な構成をすることにより、従来例
で用いた様なCRによるHPFと同様の特性を有するHPFを構
成することが可能であり、従来例と等価なエンファシス
特性を得ることができる。
第２図は、CRによるHPFをよく近似するIIRフィルタの
構成を示したものであり、減算器21には入力ディジタル
信号ｘが入力され、この減算器21の出力を係数器24を通
して加算器23及び遅延回路22から成る累算器（積分器）
に与え、更にこの累算器の出力を減算器21にフィードバ
ックすることにより、高域通過フィルタを構成してい
る。減算器21の出力は係数器25を通して、IIRフィルタ
１の出力ｚとして出力される。
構成を示したものであり、減算器21には入力ディジタル
信号ｘが入力され、この減算器21の出力を係数器24を通
して加算器23及び遅延回路22から成る累算器（積分器）
に与え、更にこの累算器の出力を減算器21にフィードバ
ックすることにより、高域通過フィルタを構成してい
る。減算器21の出力は係数器25を通して、IIRフィルタ
１の出力ｚとして出力される。
ここで、ｘからｚに至る伝達関数Ｈ（ｚ）を求める
と、 となる。K1,K2は夫々係数器24,25の係数である。ここ
で、Ｔは入力信号のサンプリング周期とし、K1,K2を と設定することにより、この伝達関数Ｈ（ｚ）は、CRに
よるHPFの伝達特性とほぼ等価にすることができる。第
３図に、（１）式から求めた周波数伝達特性とCRによる
HPFの周波数伝達特性を合わせて示す。第３図より、こ
の伝達関数Ｈ（ｚ）を有するIIRフィルタが従来のCRよ
りなるフィルタとほぼ同様の周波数伝達特性を有するこ
とが分かる。
と、 となる。K1,K2は夫々係数器24,25の係数である。ここ
で、Ｔは入力信号のサンプリング周期とし、K1,K2を と設定することにより、この伝達関数Ｈ（ｚ）は、CRに
よるHPFの伝達特性とほぼ等価にすることができる。第
３図に、（１）式から求めた周波数伝達特性とCRによる
HPFの周波数伝達特性を合わせて示す。第３図より、こ
の伝達関数Ｈ（ｚ）を有するIIRフィルタが従来のCRよ
りなるフィルタとほぼ同様の周波数伝達特性を有するこ
とが分かる。
以上の様な構成を用いることにより理想的なアナログ
回路を用いた非線形エンファシス特性と同様の特性を有
するエンファシス回路が得られる。しかも、上記構成に
よれば非線形振幅圧縮をテーブルにより実現しているた
めに、高精度の非線形処理が可能であり、また、演算回
路自体は比較的簡単であり、減算スピードの許される限
り広帯域な信号を処理することができる様になった。
回路を用いた非線形エンファシス特性と同様の特性を有
するエンファシス回路が得られる。しかも、上記構成に
よれば非線形振幅圧縮をテーブルにより実現しているた
めに、高精度の非線形処理が可能であり、また、演算回
路自体は比較的簡単であり、減算スピードの許される限
り広帯域な信号を処理することができる様になった。
尚、上述の実施例では入出力共、デジタルビデオ信号
であるものとして説明したが、アナログVTR等に用いら
れるアナログ信号の処理系に適用する場合には、第１図
の回路の前段、後段に夫々A/D変換器、D/A変換器を夫々
設ければよい。
であるものとして説明したが、アナログVTR等に用いら
れるアナログ信号の処理系に適用する場合には、第１図
の回路の前段、後段に夫々A/D変換器、D/A変換器を夫々
設ければよい。
また、上記実施例ではNLTとして対数圧縮特性を仮定
したが、テーブルを変更すればこの特性を任意の特性、
例えば折線圧縮特性とすることが可能であり、アナログ
回路では実現不可能な圧縮特性を得ることができる。こ
れにより、例えば、アナログ回路では、安定性の観点か
ら実現が難かしい様な、大きなエンファシス量を有する
エンファシス特性も、安定に得ることができる。
したが、テーブルを変更すればこの特性を任意の特性、
例えば折線圧縮特性とすることが可能であり、アナログ
回路では実現不可能な圧縮特性を得ることができる。こ
れにより、例えば、アナログ回路では、安定性の観点か
ら実現が難かしい様な、大きなエンファシス量を有する
エンファシス特性も、安定に得ることができる。
［発明の効果］ 以上説明した様に本発明によれば広帯域信号に対して
も安定で高精度の処理が可能な非線形エンファシス回路
を得ることができた。
も安定で高精度の処理が可能な非線形エンファシス回路
を得ることができた。
第１図は本発明の一実施例としてのエンファシス回路の
構成を示す図、 第２図は第１図中のIIRフィルタの具体的構成例を示す
図、 第３図は第１図のエンファシス回路の周波数伝達特性の
一例を示す図、 第４図は従来の非線形エンファシス回路の構成例を示す
図、 第５図は第４図のエンファシス回路の周波数特性を示す
図、 第６図は第４図中の非線形増幅器の入出力特性を示す図
である。 図中ｘは入力デジタルビデオ信号、ｙは出力デジタルビ
デオ信号、１は無限応答デジタルハイパスフィルタ、２
は非線形テーブル、３は加算器、21は減算器、22は遅延
回路、23は加算器、24,25は夫々係数器である。
構成を示す図、 第２図は第１図中のIIRフィルタの具体的構成例を示す
図、 第３図は第１図のエンファシス回路の周波数伝達特性の
一例を示す図、 第４図は従来の非線形エンファシス回路の構成例を示す
図、 第５図は第４図のエンファシス回路の周波数特性を示す
図、 第６図は第４図中の非線形増幅器の入出力特性を示す図
である。 図中ｘは入力デジタルビデオ信号、ｙは出力デジタルビ
デオ信号、１は無限応答デジタルハイパスフィルタ、２
は非線形テーブル、３は加算器、21は減算器、22は遅延
回路、23は加算器、24,25は夫々係数器である。
Claims (3)
- 【請求項１】デジタルデータを入力する入力手段と、 前記入力手段からの入力データを一方の入力とする減算
器と、前記減算器の出力に所定の係数を乗算する乗算器
と、前記乗算器の出力を累算しその出力を前記減算器の
他方の入力とする累算器とを有し、前記入力データをフ
ィルタ処理する無限応答デジタルフィルタと、 非線形入出力特性を有し、前記無限応答デジタルフィル
タの出力を受けるテーブル手段と、 前記テーブル手段の出力と前記入力手段からの入力デー
タとを加算する加算手段とを備える非線形エンファシス
回路。 - 【請求項２】前記累算器は前記乗算器の出力を一方の入
力とする加算回路と、前記加算回路の出力を所定時間遅
延して前記加算回路の他方の入力とする遅延回路とを有
し、前記遅延回路の出力を前記減算器の他方の入力とし
たことを特徴とする特許請求の範囲第（１）項記載の非
線形エンファシス回路。 - 【請求項３】前記デジタルフィルタへ入力されるデータ
の標本化間隔をＴ、所望の時定数をCRとした時、前記乗
算器の係数を１−ｅ−T/CRとしたことを特徴とする特許
請求の範囲第（１）項記載の非線形エンファシス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18202789A JP2821184B2 (ja) | 1989-07-13 | 1989-07-13 | 非線形エンフアシス回路 |
| US07/550,284 US5144434A (en) | 1989-07-13 | 1990-07-09 | Video signal processing device using look-up table |
| DE69027255T DE69027255T2 (de) | 1989-07-13 | 1990-07-11 | Verarbeitungsgerät für Videosignale |
| EP90113268A EP0408007B1 (en) | 1989-07-13 | 1990-07-11 | Video signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18202789A JP2821184B2 (ja) | 1989-07-13 | 1989-07-13 | 非線形エンフアシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346159A JPH0346159A (ja) | 1991-02-27 |
| JP2821184B2 true JP2821184B2 (ja) | 1998-11-05 |
Family
ID=16111061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18202789A Expired - Fee Related JP2821184B2 (ja) | 1989-07-13 | 1989-07-13 | 非線形エンフアシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821184B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093682A (ja) * | 1983-10-25 | 1985-05-25 | Sony Corp | デイジタル非線形プリエンフアシス回路 |
-
1989
- 1989-07-13 JP JP18202789A patent/JP2821184B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346159A (ja) | 1991-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070828 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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