JP2821185B2 - 非線形デイエンフアシス回路 - Google Patents
非線形デイエンフアシス回路Info
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- Television Signal Processing For Recording (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばビデオ信号を、雑音が多く、ダイナ
ミックレンジの制限された伝送路で伝送するシステムに
適用される非線形デイエンファシス回路に関する。
ミックレンジの制限された伝送路で伝送するシステムに
適用される非線形デイエンファシス回路に関する。
［従来の技術］ 従来、この種の非線形エンファシス回路として、第４
図に示す様な回路が提案されている。また、非線形デイ
エンファシス回路としては第５図に示す如き回路が提案
されている。
図に示す様な回路が提案されている。また、非線形デイ
エンファシス回路としては第５図に示す如き回路が提案
されている。
第４図において、入力ビデオ信号ｘは、ハイパスフィ
ルタ（HPF）41に加えられ、その高域成分が分離され
る。分離された高域成分は非線形増幅器（以下NLAと称
する）42により、振幅圧縮される。
ルタ（HPF）41に加えられ、その高域成分が分離され
る。分離された高域成分は非線形増幅器（以下NLAと称
する）42により、振幅圧縮される。
NLA42は例えば第６図に示す様な入出力特性を有して
おり入力信号振幅の大きなときに出力振幅が制限される
様な入出力特性を持っている。NLA42の出力Ｗは、加算
回路43により、入力映像信号ｘに加算され、高域強調さ
れた信号ｙとして出力される。第４図において、HPF41
は例えばCRによるハイパスフィルターで構成され、NLA4
2は例えばダイオードを用いた対数圧縮回路で構成され
る。
おり入力信号振幅の大きなときに出力振幅が制限される
様な入出力特性を持っている。NLA42の出力Ｗは、加算
回路43により、入力映像信号ｘに加算され、高域強調さ
れた信号ｙとして出力される。第４図において、HPF41
は例えばCRによるハイパスフィルターで構成され、NLA4
2は例えばダイオードを用いた対数圧縮回路で構成され
る。
出力ｙの周波数特性は、例えば第５図に示す様に入力
レベルに応じて高域増強量の変化する特性、所謂非線形
エンファシス特性となる。
レベルに応じて高域増強量の変化する特性、所謂非線形
エンファシス特性となる。
高域増強されたビデオ信号を、例えばVTR等の磁気記
録再生系の様に、雑音が多く、ダイナミックレンジの制
限された伝送系を通した後、上述したエンファシス回路
の逆特性を持つディエンファシス回路に供給し、増強さ
れていた高域成分を抑圧することにより、伝送系によっ
て加えられた雑音成分を抑圧し、高S/Nの映像を得るこ
とができる。また、レベルの大きな信号に対しては小さ
なエンファシス量となるので、ダイナミックレンジの増
大をまねくことがなく、伝送路のダイナミックレンジ制
限による歪も発生しない。
録再生系の様に、雑音が多く、ダイナミックレンジの制
限された伝送系を通した後、上述したエンファシス回路
の逆特性を持つディエンファシス回路に供給し、増強さ
れていた高域成分を抑圧することにより、伝送系によっ
て加えられた雑音成分を抑圧し、高S/Nの映像を得るこ
とができる。また、レベルの大きな信号に対しては小さ
なエンファシス量となるので、ダイナミックレンジの増
大をまねくことがなく、伝送路のダイナミックレンジ制
限による歪も発生しない。
次にデイエンファシス回路について説明する。
第５図において入力ｘ′は減算器53に加えられ、減算
器53の出力はデイエンファシス出力ｙ′となる。出力
ｙ′はHPF41及びNLA42に加えられ振幅圧縮された高域成
分Ｗを得、減算器53にフィードバックしている。HPFに4
1、NLA42の特性が第４図のエンファシス回路のHPF41、N
LA42と同一の特性であれば第４図第５図の伝達特性は互
いに逆特性となり、両者を通過させた伝達特性は完全に
１となる。
器53の出力はデイエンファシス出力ｙ′となる。出力
ｙ′はHPF41及びNLA42に加えられ振幅圧縮された高域成
分Ｗを得、減算器53にフィードバックしている。HPFに4
1、NLA42の特性が第４図のエンファシス回路のHPF41、N
LA42と同一の特性であれば第４図第５図の伝達特性は互
いに逆特性となり、両者を通過させた伝達特性は完全に
１となる。
［発明が解決しようとしている課題］ しかしながら上述の如き特性のエンファシス回路及び
デイエンファシス回路では、非線形振幅圧縮器を用いる
必要があり、これを例えばダイオード対数圧縮器を用い
て実現することになるが、一般にこの様な特性を持つエ
ンファシス回路は、高精度化、高安定化すること、更に
は良好な高周波特性を得ることが困難であった。
デイエンファシス回路では、非線形振幅圧縮器を用いる
必要があり、これを例えばダイオード対数圧縮器を用い
て実現することになるが、一般にこの様な特性を持つエ
ンファシス回路は、高精度化、高安定化すること、更に
は良好な高周波特性を得ることが困難であった。
また、特にデイエンファシス回路についてはフィード
バック回路となっているので、特に対数圧縮器の周波数
特性が広帯域に亘って安定なものが要求される。
バック回路となっているので、特に対数圧縮器の周波数
特性が広帯域に亘って安定なものが要求される。
従って、この様なデイエンファシス回路を、広帯域で
高精度の処理が要求される装置、例えば高詳細度テレビ
ジョン信号等の広帯域信号を記録するVTR等に適用する
ことは困難であった。
高精度の処理が要求される装置、例えば高詳細度テレビ
ジョン信号等の広帯域信号を記録するVTR等に適用する
ことは困難であった。
斯かる背景下に於いて本発明は広帯域信号に対しても
高精度の処理が可能な非線形デイエンファシス回路を提
供することを目的とする。
高精度の処理が可能な非線形デイエンファシス回路を提
供することを目的とする。
［問題点を解決するための手段］ 斯かる目的下において、本発明では、デジタルデータ
を入力する入力手段と、前記入力手段からの入力データ
を一方の入力とする第１の減算器と、非線形入出力特性
を有し、前記第１の減算器の出力を受けるテーブル手段
と、前記テーブル手段の出力と前記入力手段からの入力
データとの差を得る第２の減算器と、前記第２の減算器
の出力を受け、その出力を前記第１の減算器の他方の入
力として供給する無限応答デジタルフィルタとを備える
構成とした。
を入力する入力手段と、前記入力手段からの入力データ
を一方の入力とする第１の減算器と、非線形入出力特性
を有し、前記第１の減算器の出力を受けるテーブル手段
と、前記テーブル手段の出力と前記入力手段からの入力
データとの差を得る第２の減算器と、前記第２の減算器
の出力を受け、その出力を前記第１の減算器の他方の入
力として供給する無限応答デジタルフィルタとを備える
構成とした。
［作用］ 上述の如く構成することにより、非線形特性そのもの
はテーブルを用いているため処理が高速で、高精度な特
性が得られ、かつ無限応答テジタルフィルタを用いてい
るため演算そのものは比較的簡単なものとなり、応答の
高速化、即ち処理する信号の広帯域化が実現できた。
はテーブルを用いているため処理が高速で、高精度な特
性が得られ、かつ無限応答テジタルフィルタを用いてい
るため演算そのものは比較的簡単なものとなり、応答の
高速化、即ち処理する信号の広帯域化が実現できた。
［実施例］ 以下、本発明の実施例について説明する。
第１図は本発明の一実施例としてのデイエンファシス
回路の構成を示す図であり、図中、１は入力ディジタル
信号ｘ′と後述する無限応答デジタルフィルタ（Infini
te Impulse Responce Filter,以下IIRフィルタと称す
る）の出力dnとの差を入力とし、後述する非線形圧縮特
性に従う出力データをテーブル化して書き込んであるRO
M、２は前述した第５図のデイエンァシス回路中のHPF41
と同一の時定数を持ったローパスフィルタ（LPF）をIIR
フィルタで構成したIIR−LPFであり、４はROM1の出力ｗ
と入力データｘ′の差をとり、デイエンファシス出力
ｙ′を出力する減算器、３は入力ｘ′とIIR−LPF2の出
力duとの差を求める減算器である。
回路の構成を示す図であり、図中、１は入力ディジタル
信号ｘ′と後述する無限応答デジタルフィルタ（Infini
te Impulse Responce Filter,以下IIRフィルタと称す
る）の出力dnとの差を入力とし、後述する非線形圧縮特
性に従う出力データをテーブル化して書き込んであるRO
M、２は前述した第５図のデイエンァシス回路中のHPF41
と同一の時定数を持ったローパスフィルタ（LPF）をIIR
フィルタで構成したIIR−LPFであり、４はROM1の出力ｗ
と入力データｘ′の差をとり、デイエンファシス出力
ｙ′を出力する減算器、３は入力ｘ′とIIR−LPF2の出
力duとの差を求める減算器である。
第２図は第１図のデイエンファシス回路中IIR−LPF2
の具体的構成を詳細に示したものである。
の具体的構成を詳細に示したものである。
第２図において24は、第１図に於けるデイエンファシ
ス出力ｙ′と、IIR−LPF2の出力duとの差をとる減算
器、23は24減算器の出力にK1なる係数を乗算する係数
器、22は係数器23の出力とIIR−LPF2の出力dnとを加算
する加算器、21は加算器22の出力ｕを１サンプリング期
間遅延するＤ型フリップフロップ（DFF）である。
ス出力ｙ′と、IIR−LPF2の出力duとの差をとる減算
器、23は24減算器の出力にK1なる係数を乗算する係数
器、22は係数器23の出力とIIR−LPF2の出力dnとを加算
する加算器、21は加算器22の出力ｕを１サンプリング期
間遅延するＤ型フリップフロップ（DFF）である。
ここで、第１図、第２図に示した本実施例のデイエン
ファシス回路の説明をする前に、第５図のデイエンファ
シス回路中のHPF41及びNLA42をディジタル回路で構成す
る過程を説明する。第５図において、デイエンファシス
出力ｙ′からHPF41の出力ｖへの伝達関数は、Ｔを入力
データのサンプリング周期、CRをHPF41の時定数、k1,k2
はCRにより決定される係数とすれば、 を選ぶと、CRによるHPF41と特性のほぼ一致したIIRフィ
ルタが構成できる。更に、NLA42の特性は対数圧縮され
たデータテーブルが書込まれたROMで構成可能であり、
その特性を Ｗ＝Kn［ｖ］ …（２） とする。但し、knは非線形特性を有する関数である。
ファシス回路の説明をする前に、第５図のデイエンファ
シス回路中のHPF41及びNLA42をディジタル回路で構成す
る過程を説明する。第５図において、デイエンファシス
出力ｙ′からHPF41の出力ｖへの伝達関数は、Ｔを入力
データのサンプリング周期、CRをHPF41の時定数、k1,k2
はCRにより決定される係数とすれば、 を選ぶと、CRによるHPF41と特性のほぼ一致したIIRフィ
ルタが構成できる。更に、NLA42の特性は対数圧縮され
たデータテーブルが書込まれたROMで構成可能であり、
その特性を Ｗ＝Kn［ｖ］ …（２） とする。但し、knは非線形特性を有する関数である。
最終的にデイエンファシス回路を構成すると となる。
次に（３）式を実際のディジタル回路で構成する方法
を考える。フィードバックループについては必らずＤ型
フリップフロップで分離しなければならないので、以下
の様な式の変形を行なう。
を考える。フィードバックループについては必らずＤ型
フリップフロップで分離しなければならないので、以下
の様な式の変形を行なう。
まず（１）式を変形し、duを とすると、 を得る。duはｙ′に対して１データ遅延が入っている。
この（４）式を（３）式に代入して ｙ′＝ｘ′−kn［k2（ｙ′−du）］ …（５） する。さらに、ｙ′＝ｘ′−ｗをこれに代入し、変形
すると、kn−１をknの逆関数として、 を得る。（６）式をｘ′−duを変数としｗを求める関数 ｗ＝Ln［ｘ′−du］ …（７） として表わすと、デイエンファシス出力ｙ′はｘ′−ｗ
として計算できる。
この（４）式を（３）式に代入して ｙ′＝ｘ′−kn［k2（ｙ′−du）］ …（５） する。さらに、ｙ′＝ｘ′−ｗをこれに代入し、変形
すると、kn−１をknの逆関数として、 を得る。（６）式をｘ′−duを変数としｗを求める関数 ｗ＝Ln［ｘ′−du］ …（７） として表わすと、デイエンファシス出力ｙ′はｘ′−ｗ
として計算できる。
これをブロック図で表したものが第１図である。
duをIIR−LPF2で計算し、減算器２で入力信号ｘ′とd
uの差（ｘ′−du）を求め、（７）式の関数Lnに対応す
るデータテーブルの書込まれたROM1でｗを求め、減算器
４で入力ｘ′とｗとの差をとりデイエンファシス出力
ｙ′とする。ｙ′はIIR−LPF2に加えられ、前述のduが
求められる。
uの差（ｘ′−du）を求め、（７）式の関数Lnに対応す
るデータテーブルの書込まれたROM1でｗを求め、減算器
４で入力ｘ′とｗとの差をとりデイエンファシス出力
ｙ′とする。ｙ′はIIR−LPF2に加えられ、前述のduが
求められる。
即ち、第２図に示すIIRフィルタの構成はｙ′からdu
を求めるためのものである。
を求めるためのものである。
duは前述の如く であるので、その遅延前のデータｕが で表わすことができる。従って、第２図のIIRフィルタ
の構成が得られる。
の構成が得られる。
第２図から明らかな様に、duはDFF21によりラッチさ
れているので、第１図の様なフィードバックループが構
成可能である。
れているので、第１図の様なフィードバックループが構
成可能である。
更に、（６）式にｙ′＝ｘ′−Ｗの関係及び（７）式
を代入すると、 と変形することができる。（８）式の右辺を一つの関数
Mnで示し、 （ｙ′−du）k1＝Mn［ｘ′−du］ …（９） とおくことにより、この関数MnをROMテーブル５により
構成すれば第３図の様な構成が得られる。第３図におい
て、第１図IIR−LPF2に相当する回路が、減算器３の出
力を（９）式をテーブル化したROM5及び加算器22及びDF
F22で構成されることになる。この構成によれば、DFF22
の出力から入力に至るループの演算がROM及び加算器、
減算器だけで実現できるので、前述の第１図に示す実施
例より、更に高速の演算が可能である。
を代入すると、 と変形することができる。（８）式の右辺を一つの関数
Mnで示し、 （ｙ′−du）k1＝Mn［ｘ′−du］ …（９） とおくことにより、この関数MnをROMテーブル５により
構成すれば第３図の様な構成が得られる。第３図におい
て、第１図IIR−LPF2に相当する回路が、減算器３の出
力を（９）式をテーブル化したROM5及び加算器22及びDF
F22で構成されることになる。この構成によれば、DFF22
の出力から入力に至るループの演算がROM及び加算器、
減算器だけで実現できるので、前述の第１図に示す実施
例より、更に高速の演算が可能である。
以上の様な構成を用いることにより、理想的なアナロ
グ回路を用いた非線形エンファシス特性と同様の特性を
有するエンファシス回路が得られる。しかも、上記構成
によれば非線形振幅圧縮をテーブルにより実現している
ために、高精度の非線形処理が可能であり、また、演算
回路自体は比較的簡単であり、演算スピードの許される
限り広帯域な信号を処理することができる様になった。
グ回路を用いた非線形エンファシス特性と同様の特性を
有するエンファシス回路が得られる。しかも、上記構成
によれば非線形振幅圧縮をテーブルにより実現している
ために、高精度の非線形処理が可能であり、また、演算
回路自体は比較的簡単であり、演算スピードの許される
限り広帯域な信号を処理することができる様になった。
尚、上述の実施例では入出力共、デジタルビデオ信号
であるものとして説明したが、アナログVTR等に用いら
れるアナログ信号の処理系に適用する場合には、第１
図，第３図の回路の前段、後段に夫々A/D変換器、D/A変
換器を夫々設ければよい。
であるものとして説明したが、アナログVTR等に用いら
れるアナログ信号の処理系に適用する場合には、第１
図，第３図の回路の前段、後段に夫々A/D変換器、D/A変
換器を夫々設ければよい。
また、上記実施例では非線形特性の一例として対数圧
縮特性を仮定したがテーブルを変更すればこの特性を任
意の特性、例えば折線圧縮特性とすることが可能であ
り、アナログ回路では実現不可能な圧縮特性を得ること
ができる。これにより、例えば、安定性の観点から採用
が難かしい様な、大きなエンファシス量に対応するデイ
エンファシス特性も、安定に得ることができる。
縮特性を仮定したがテーブルを変更すればこの特性を任
意の特性、例えば折線圧縮特性とすることが可能であ
り、アナログ回路では実現不可能な圧縮特性を得ること
ができる。これにより、例えば、安定性の観点から採用
が難かしい様な、大きなエンファシス量に対応するデイ
エンファシス特性も、安定に得ることができる。
［発明の効果］ 以上説明した様に本発明によれば広帯域信号に対して
も安定で高精度の処理が可能な非線形デイエンファシス
回路を得ることができた。
も安定で高精度の処理が可能な非線形デイエンファシス
回路を得ることができた。
第１図は本発明の一実施例としてのデイエンファシス回
路の構成を示す図、 第２図は第１図中のIIRフィルタの具体的構成例を示す
図、 第３図は本発明の他の実施例としてのデイエンファシス
回路の構成を示す図、 第４図は従来の非線形デイエンファシス回路の構成例を
示す図、 第５図は従来の非線形デイエンファシス回路の構成例を
示す図、 第６図は第４図のエンファシス回路の周波数特性を示す
図、 第７図は第４図中の非線形増幅器の入出力特性を示す図
である。 図中ｘは入力デジタルビデオ信号、ｙは出力デジタルビ
デオ信号、１は関数Lnに対応するROMテーブル、２は無
限応答デジタルローパスフィルタ、3,4は夫々第1,第２
の減算器、５は関数Mnに対応するROMテーブル、21はＤ
型フリップフロップ、22は加算器、23は係数器、24は減
算器である。
路の構成を示す図、 第２図は第１図中のIIRフィルタの具体的構成例を示す
図、 第３図は本発明の他の実施例としてのデイエンファシス
回路の構成を示す図、 第４図は従来の非線形デイエンファシス回路の構成例を
示す図、 第５図は従来の非線形デイエンファシス回路の構成例を
示す図、 第６図は第４図のエンファシス回路の周波数特性を示す
図、 第７図は第４図中の非線形増幅器の入出力特性を示す図
である。 図中ｘは入力デジタルビデオ信号、ｙは出力デジタルビ
デオ信号、１は関数Lnに対応するROMテーブル、２は無
限応答デジタルローパスフィルタ、3,4は夫々第1,第２
の減算器、５は関数Mnに対応するROMテーブル、21はＤ
型フリップフロップ、22は加算器、23は係数器、24は減
算器である。
Claims (4)
- 【請求項１】デジタルデータを入力する入力手段と、 前記入力手段からの入力データを一方の入力とする第１
の減算器と、 非線形入出力特性を有し、前記第１の減算器の出力を受
けるテーブル手段と、 前記テーブル手段の出力と前記入力手段からの入力デー
タとの差を得る第２の減算器と、 前記第２の減算器の出力を受け、その出力を前記第１の
減算器の他方の入力として供給する無限応答デジタルフ
ィルタとを備える非線形ディエンファシス回路。 - 【請求項２】前記無限応答デジタルフィルタは、前記第
２の減算器の出力を一方の入力とする減算回路と、前記
減算回路の出力に所定の係数を乗算する乗算器と、前記
乗算器の出力を累算しその出力を前記減算回路の他方の
入力とする累算器とを有することを特徴とする特許請求
の範囲第（１）項記載の非線形ディエンファシス回路。 - 【請求項３】前記累算器は、前記乗算回路の出力を一方
の入力とする加算器と、前記加算器の出力を所定時間遅
延して前記加算器及び前記減算回路の他方の入力とする
遅延回路とを有することを特徴とする特許請求の範囲第
（１）項記載の非線形ディエンファシス回路。 - 【請求項４】デジタルデータを入力する入力手段と、 前記入力手段からの入力データを一方の入力とする第１
の減算器と、 非線形入出力特性を有し、前記第１の減算器の出力を受
ける第１のテーブル手段と、 前記テーブル手段の出力と前記入力手段からの入力デー
タとの差を得る第２の減算器と、 前記第１の減算器の出力を受ける第２のテーブル手段
と、前記第２のテーブル手段の出力を累算しその出力を
前記第１の減算器の他方の入力として供給する累算器と
を有し、前記第１の減算手段の出力にフィルタ処理を施
す演算回路とを備える非線形ディエンファシス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18202889A JP2821185B2 (ja) | 1989-07-13 | 1989-07-13 | 非線形デイエンフアシス回路 |
| US07/550,284 US5144434A (en) | 1989-07-13 | 1990-07-09 | Video signal processing device using look-up table |
| EP90113268A EP0408007B1 (en) | 1989-07-13 | 1990-07-11 | Video signal processing device |
| DE69027255T DE69027255T2 (de) | 1989-07-13 | 1990-07-11 | Verarbeitungsgerät für Videosignale |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18202889A JP2821185B2 (ja) | 1989-07-13 | 1989-07-13 | 非線形デイエンフアシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346160A JPH0346160A (ja) | 1991-02-27 |
| JP2821185B2 true JP2821185B2 (ja) | 1998-11-05 |
Family
ID=16111076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18202889A Expired - Fee Related JP2821185B2 (ja) | 1989-07-13 | 1989-07-13 | 非線形デイエンフアシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821185B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093682A (ja) * | 1983-10-25 | 1985-05-25 | Sony Corp | デイジタル非線形プリエンフアシス回路 |
-
1989
- 1989-07-13 JP JP18202889A patent/JP2821185B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346160A (ja) | 1991-02-27 |
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