JPH03205994A - クロマ信号のエンファシス・ディエンファシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、クロマ信号記録・再生方式に係り特に低レベ
ルのサイドバンドをもつクロマ信号に混入するノイズ低
減に好適で、記録，再生兼用化に好都合なクロマエンフ
アシス・ディエンファシス回路に関する。

〔従来技術〕

従来のビデオテープレコーダ（以下ＶＴＲと称す）技術
として、トラッキング性能を向上させるものにフィリッ
プス社のＶ　−　２０００方式があり、音質向上技術と
して、音声信号を周波数変調し、ビデオトランク上に周
波数多重で記録することが古くから知られている。

上記の方式におけるビデオトラック上に記録される信号
のスペクトル図を第１図に示す。ここで問題となるのは
、パイロット信号２３、ＦＭ音声信号２４がクロマ信号
２２に干渉し、クロマ画質を劣化させることである。

第１図において、２１はＦＭ輝度信号、２２は低域変換
クロマ信号、２３はトラッキングコントロール用パイロ
ット信号、２４はＦＭ音声信号である。

問題となるのは、パイロット信号２３、ＦＭ音声信号２
４がクロマ信号２２のサイドバンド信号として再生され
、画面上にビート妨害を生じることと、テープ，ヘッド
系の非直線性によりスプリアスｆｃ±２ｆｐ（ｆｃ：ク
ロマ周波数＊ｆＰ”パイロット周波数）を生じ、同じく
画面上にビート妨害を生じることである。

上記妨害は（１）クロマ信号がＡＭ記録であること、（
２）パイロット周波数、ＦＭ音声周波数がクロマ信号帯
域と接近していること、（３）パィロット信号，ＦＭ音
声信号記録レベルが十分低くないことに寄因している。

したがって、夫々の周波数を十分離すか、クロマ信号を
ＦＭ信号に変換して記録すればよいわけだが、この場合
は広い帯域幅を必要とすることになり、記録密度の低下
を招き実用にならな馨）。あるいはパイロット信号，Ｆ
Ｍ音声信号の記録レベルを十分下げることも考えられる
がこの場合４ｉトラッキング制御特性，音質に問題を生
じ実用にならない。

〔発明の目的〕

本発明の目的は、従来技術の欠点をなくし、クロマ信号
に混入するノイズを低域させることができ記録・再生兼
用化に適するクロマエンファシスディエンファシス回路
を提供することにある。

〔発明の概要〕

上記目的を達するため、記録時，再生時レこクロマ信号
の小振幅入力をそれぞれサイドノベンドエンファシス，
サイドバンドデイエンファシスするための回路を設け、
該回路はダイオードを逆極性並列接続した可変インピー
ダンス素子、およびＬとＣからなるトラップ回路とから
構或する。また、エンファシス回路，デイエンファシス
回路を互いに逆特性としやすくするため、フィードバッ
ク技術を用い、両回路を兼用化し回路規模を節約するも
のである。さらに、逆極性ダイオード並列接続回路は、
大振幅信号に対して低インピーダンスとなるので、リミ
ッタ作用時の高調波妨害を防止する。

〔発明の実施例〕

第２図は，本発明のクロマエンファシス回路の一実旅例
を示すブロック図である。第２図において、１は信号電
圧源，２はクロマエンファシス回路の入力端子，３は電
圧制御電圧源（以下■Ｃ■と称する。），４は抵抗，５
はエンファシス用非線形回路，６はバッファ回路，７は
加算回路，８は夕ロマエンファシス回路の出力端子であ
る。

エンファシス用非線形回路５は、クロマサブキャリア周
波数ｆｓｃ（ＮＴＳＣでは約３．５８Ｍ叱ＰＡＬでは約
４．４３ＭＨｚ）に交流インピーダンスが零の点をもち
，かつ入力レベルがある程度大の時には入力インピーダ
ンスがほとんど零、入力レベルが小さくなるにつれ入力
インピーダンスが増加するような回路である。このよう
な回路は例えば第５図に示す回路で実現できる。第５図
において１１は人力端子，Ｄ１，ｐ，はダイオード，Ｌ
エはインダクタンス，Ｃ１は容量でありＬ１，Ｃ１の共
振周゜波数はｆｓｃである。ダイオードＤ１，Ｄ２には
、比較的小さな入力レベルで入力インピーダンスが零に
近づくショットキー型を使用すると回路の小信号レベル
化に有利である。第２図の回路の動作を説明する。信号
電圧源１によりＶＣＶ３にはＡｅエの電圧を生じる。Ａ
はＶＣＶ３の増幅率である。

この電圧Ａ　ｅ　ｚに対し抵抗４非線形回路５が負荷と
なりバッファ回路６の入力に次のような電圧を生じさせ
る。そわば、クロマサブキャリア周波数成分を抑圧され
てサイドバンド成分のみとなったクロマ信号であり、か
つ最大レベルを制限された信号である。このような信号
をバッファ回路６を通して取り出し加算回路７でもとの
信号と加算する。

これにより出力端子８に得る信号はサイドバンドが強調
された信号であり強調される度合はもとの信号でサイド
バンドのレベルが小さいほど大きくなっている。つまり
サイドバンドのレベルによりダイナミックにサイドバン
ドエンファシスされたクロマ信号となる。このようにエ
ンファシス処理された信号は再生回路で逆特性をもつデ
ィエンファシス回路に通すことにより、サイドバンドレ
ベルの小さなクロマ信号のＳ／Ｎを改善することができ
る。

第２図で抵抗４（値はＲ）は、非線形回路５の翻動イン
ピーダンスとなるもので直列共振素子ファシス回路の周
波数特性の一例を第７図に示す。

この特性図によれば、クロマエンファシス回路は、共振
周波数３．５８ＭＨｚ±５００　Ｋ　Ｈｚの周波数帯域
において、入力される記録クロマ信号の周波数が共振周
波数から離れるにつれて各入力レベルともエンファシス
量が連続的に増加するように記録クロマ信号をエンファ
シスする。さらに、共振周波数３．５８ＭＨｚを除く各
周波数において、エンファシス量は入力信号のレベルの
減少につれて増大し、その増大量は共振周波数において
は増大がないため０ｄＢであるが共振周波数から離れる
につれて０ｄＢから連続的に増加する。

非線形回路５は第６図のようにすることもできる。第６
図にβいて０２は直流分カットのための容量，Ｒエ〜Ｒ
５は抵抗，Ｑユ，Ｑ２はトランジスタＬ２は直流分導通
のためのインダクタンスである。第６図において第５図
と同じ記号で示した要素は同じものを示す。この回路で
はＲ　ａ　／　Ｒ　４　”３程度になるようにする。こ
れにより入力信号レベルがあまり大きく変化しなくても
、ダイオードのインピーダンス変化効果を得ることがで
きるので、回路の低入力レベル化に有利である。

第３図に、第２図とは別の実施例を示す。第２図との違
いはＶＣＶ３のかわりに電圧制御電流源（以下■ＣＣと
称する。）９を用いることである。

他の部分は全く同様である。第３図では，信号電圧源１
により、ＶＣＣ９にｇｍｖ１の電流を生じる。

ｇｍはＶｃｃ９の変換コンダクタンスである。ここＡ でｇｍ＝−７　とすると、等価電源則により、ｖＣＣ９
と抵抗４は、第２図における、ＶＣＶ３と抵抗４に全く
等価なものであることが説明できる。したがって回路動
作は第２図の実施例と全く同じである。

第４図に第２図，第３図とは別の実施例を示す。

第４図で１０は第２の抵抗（値はＲ’　），１６はバッ
に選ぶ。これにより抵抗１０の両端電圧ＶＲ’は次のよ
うになる。

よって出力端子８に得る信号は、抵抗４の両端に生じる
電圧にｅエを加えたものであり、第３図の例と全く同様
になる。このように第４図の例では加算回路７が不要と
なり回路が簡単になる。

第８図は、本発明のクロマディエンファシス回路の一実
施例を示すブロック図である。第８図で３１は、（ディ
エンファシス回路に入力する）信号電圧源，３２はクロ
マデイエンファシス回路の入力端子，３３は減算回路，
３４はクロマデイエンファシス回路の出力端子である。

第８図の回路の伝達関数は，第２図の回路と互いに逆に
なることが示される。それは、ＶＣＶ３の入力からバツ
ファ回路６の出力までの伝達関数をＧ（ｓａ）、（ただ
しａは入力レベル）とすると、 第２図の回路の伝達関数：　１＋Ｇ　（ｓ，ａ）である
からである。

このように，記録時における伝送径路（ＶＣＶ３の入力
からバッファ回路６の出力までの径路）が再生時におい
てフィードバック径路として用いられると、伝達関数は
互いに完全な逆関数となるため、１８時のエンファシス
作用が再生時のデイエンファシス作用により正確に打ち
消され、エンフアシス・ディエンファシスの影響が完全
に除かれたクロマ信号が再生される。

第９図は、第８図とは別のデイエンファシス回路の実施
例である。第９図は第３図のエンファシス回路をフィー
ドバック型にしたものであり動作は第８図の実施例と全
く同じである。

第１０図は本発明のクロマエンファシス・デイエンファ
シス兼用回路の一実施例を示すブロック図である。第１
０図において３５は記録・再生切り換えスイッチである
。図示の切り換え位置は再生時（ディエンファシス回路
使用時）を示している。

第１０図は第２図のエンファシス回路と第８図のデイエ
ンファシス回路とを兼用化したものであり構成要素とし
て増加するものはスイッチ３５のみである。第１１図は
、第１０図とは別のクロマエンフアシス・ディエンファ
シス兼用回路の実施例である。

第１１図は第３図のエンファシス回路と、第９図のデイ
エンファシス回路とを兼用化したものであり構或要素と
して増加するものはスイッチ３５のみである。

第１Ｏ図，第１１図で、出力端子３４への引き出し点は
スイッチ３５の出力とすることもできる。また、加算回
路７へ至るスイッチ３５の出力からのパスは、スイッチ
３５のｂの入力側から引き出して加算回路７へ至るよう
にしてもよい。

第１２図は，第１０図・第１ｌ図とは別のクロマエンフ
アシス・ディエンファシス兼用回路の実施例である。第
１２図は、第４図のエンファシス回路と第９図のディエ
ンファシス回路とを兼用化したものである。この実施例
では第１Ｏ図，第１１図の実施例と比較して加算回路７
が不要であり回路の簡略化がはかれる。バッファ回路が
第１０図，第１ｌ図の例と比較して１つ多いが、そのう
ちバッファ回路６は、減算回路３３と一体化が容易であ
り実質的に複雑にならしめることはない。

第１２図で、出力端子３４への引き出し点はスイッチ３
５の出力とすることもできる。

次に第１０図，第１１図，第１２図の実施例のクロマエ
ンフアシス・ディエンファシス回路を用いるクロマ信号
処理系におけるＡＣＣへのバースト信号振幅検出点につ
いて述べる。これらの実施例に見るようなクロマエンフ
アシス・ディエンファシス回路は入力レベルによって周
波数特性の変化する非線形回路であるから入力バースト
レベルがばら？かないようにしなければならない。そこ
で、記録時にはクロマエンファシス回路の入力側をＡＣ
Ｃへのバースト信号振幅検出点として入力レベルを合わ
せる。これにより正しいダイナミックな特性でクロマ信
号へのエンファシスができる。

また再生時には記録時と信号処理の順序が全く逆になる
べきであるから、クロマディエンファシス回路の出力を
ＡＣＣへのバースト信号振幅検出点とする。これにより
正しいダイナミックな特性でクロマ信号のディエンファ
シスができる。

第１３図に、本発明のクロマエンフアシス・ディエンフ
ァシス兼用回路の具体的な一実施例を示す。

同図において、Ｑ１■〜Ｑ３９はトランジスタＲ１■〜
Ｒ４ｏは抵抗，Ｄよ■，Ｄ■２はショットキーダイオー
ド，０１１〜Ｃ１４は容量，Ｌエ３ｙＵｉ４はインダク
タンス，Ｓ１，Ｓ２は記録再生切り換えスイッチ回路，
Ｅユは電圧源，　４１，　４２．　４３はそれぞれ第１
，第２，第３の集積回路のピンである。第１３図は，方
式としては第１２図の実施例に準拠している。

記録時の動作を説明する。記録時は、スイッチ？路Ｓエ
ｙＳ２の切り換え位置を図示と逆にする。

これによりＱ２６をＯ　Ｎ　，Ｑ　ｚ　ｓをＯＦＦとし
て入力端子２からの信号をＱ２４ベース，同エミッタ，
Ｑ２３＋Ｑ２７ベースへと導く。ざらにＱ２■エミッタ
、Ｒ２，，　Ｑ２，ベース，同エミッタＩＱ３■ベース
へと導く。それと同時にＱ２■エミッタからＲ，６，　
Ｒ３７で分圧された信号がＱ３．ベース，同エミッタ，
Ｑ３■ベースへと導かれる。（Ｃ１■は交流カットのパ
スコンである。）したがって差動対Ｑ，■，Ｑ，２への
入力としては、＜　Ｉ　　　Ｒ　３　７　　＞倍の信号
が導Ｒ３■十Ｒ２６ かれる。差動対Ｑ３■，Ｑ，２は電圧制御電流源であり
、Ｒ３ｏは第１２図の抵抗１０，　Ｒ２，＋Ｒ２，で第
１２図の抵抗４に相当するものとなっている。第１のピ
ン４１の外付けは非線形回路５である。したがってＱ　
３ｘのコレクタに生ずる信号をＱ３Ｇのエミッタフォロ
ワ（以下ＥＦと称する。）に導きさらに出力端子８へ導
けばよい。等価的に、Ｒ３７の値によりｇｍ　（あるい
はＡ）の調整を行なうことができる，再生時の動作を説
明する。スイッチ回路Ｓ１，Ｓ２を図示の位置とする。

入力端子３２からの信？は、Ｑ１■のＥＦへ導かれ、フ
ィードバックされＱ■２のＥＦに導かれた信号とＲ■■
，Ｒエ２でアッテネート加算される。この信号はＱエ，
のＥＦ，Ｑ■６のレベルシフトを通してさらにＲ■ｓ＋
Ｒｘｓから差動対Ｑ■Ｂ，Ｑ■，に入力される。差動対
Ｑ１■Ｑエ，によって構成される差動増幅器の出力はＱ
エ，のコレクタに得る。ここまでのアッテネート→増幅
の過程で利得が０ｄＢとなるようにＲ３６で調整する。

Ｃ■１の効用については後述する。信号は次にＱ２■ベ
ース，同エミソタｙＱｚ■ｌ　ＱＺ■ベースのＪ頓に導
かれる。ここから，差動対Ｑ３１ｔＱ３■までの動作は
記録時と同様である。フィードバックする信号は入力信
号とレベルを合わせるためにＲ２８とＲ２，とによって
アツテネートされた信号を使う。ディエンファシス回路
への入力信号レベルを適当に設定することによってアッ
テネートをなくしてもよい。再生時の出力はＱ　２　１
エミッタから、出力端子３４に得る。

一般的に、第１２図に示す回路を理想的に実現できれば
、そのエンファシス回路とディエンファシ？回路とは完
全に逆特性となる。しかし、第１３図のように実回路を
作り動作させる場合，そのままでは、エンファシス回路
とディエンファシス回路とでは周波数特性の中心がずれ
るという現象が生じる。これはフィードバックパスにト
ランジスタのコレクタ容量等によりわずかながら位相遅
れを生じるためである。そこで、実質的に位相遅れを補
正するような何らかの補正が必要である。第■３図の実
施例では次のような補正ができる。それは、Ｃ■１を完
全なパスコンとせずにやや値を小さめに選ぶことによっ
てＱ■．Ｑｉ９の差動増幅器を位相進みをもった増幅器
とすることである。これによりフィードバックパスに生
ずる位相遅れを補正し記録・再生で互換のよいエンフア
シス・ディエンファシス兼用回路ができる。

このように、Ｃ１■，Ｒ３６を、また前述したようにＣ
１２，Ｒ３■を、集積回路においても外付けにした方が
よい。ただし調整の必要がない場合は、これらを集積回
路内に内蔵してもよい。

第１３図の実施例で、省電力化をはかるには、各？ラン
ジスタのコレクタ電流を減らした設計を行なえばよい。

ただしＲ２，，　Ｌ２，の値は直列共振回路Ｃ．３，Ｌ
，，の廓動インピーダンスとなるもので、そのＱの値を
あまり小さくしないために、高インピーダンス化には限
度がある。このためＱ３■，Ｑ３■，Ｑ，３に限っては
コレクタ電流をあまり減らさない設計にする。また第１
３図の実施例のように記録・再生で切り換えて、回路動
作に不要なトランジスタをＯＦＦにするようにすれば、
さらに省電力化に効果的である。

〔発明の効果〕

本発明によれば、クロマ信号に混入する雑音を低減でき
るので、再生画のクロマＳ／Ｎの改善に効果がある。ま
たエンファシス回路，ディエンファシス回路を簡単に兼
用化することができ、回路規模の増大を小さく抑えるこ
とができる。しかもエンファシス回路，ティエンファシ
ス回路を互いに逆回路とすることが容易である。

【図面の簡単な説明】

第１図はビデオトランク上に書かれる信号のスペクトラ
ムの１例を示す特性図、第２図は本発明によるクロマエ
ンファシス回路の一例を示すブロック図，第３図，第４
図は本発明によるクロマエンファシス回路の他の実施例
を示すブロック図、第５図，第６図は本発明に用いられ
るエンファシス用非線形回路の一例を示す回路図、第７
図はエンファシス特性の一例を示す特性図、第８図，第
９図は本発明によるクロマディエンファシス回路の一実
施例を示すブロック図、第１Ｏ図，第１１図，第１２図
は本発明によるクロマエンフアシス・ディエンファシス
兼用回路の例を示すブロック図、第１３図は本発明のク
ロマエンフアシス・ディエンファシス兼用の一具体回路
例を示す回路図ある。 ３・・電圧制御電圧源、 ５・・・エンファシス用の非線形回路、７・・・加算回
路、　　　　　９・・・電圧制御電流源、３３・・減算
回路、 第 ｆ 図 θ ｌ ２ ３ ４ ５　ＭＨｉ Ｊ 第３図 ゴ 第４図 第６図 第７図 レス，ｒシス（ｄａ） 第８図 第ｑ図

Claims (1)

【特許請求の範囲】
1. １、ダイオードが逆極性で並列接続されたダイオード並
   列接続回路を負荷とする共振回路を含む非線形トラップ
   回路と、記録時には記録クロマ信号を上記非線形トラッ
   プ回路を通過させてそのサイドバンド信号を取り出す第
   １伝送路と、記録クロマ信号を上記非線形トラップ回路
   を介さず伝送する第２伝送路と、第１および第２伝送路
   の出力を加算する加算回路とからなるクロマエンフアシ
   ス回路を形成し、このクロマエンファシス回路は、共振
   回路の共振周波数±５００ＫＨｚの周波数帯域において
   、記録クロマ信号の周波数が共振周波数から離れるにつ
   れてエンフアシス量が連続的に増加するとともに記録ク
   ロマ信号のレベル減少にともないエンフアシス量が増大
   し、その増大量が共振周波数においては０ｄＢで共振周
   波数から離れるにつれて０ｄＢから連続的に増加するよ
   うに記録クロマ信号をエンフアシスし、再生時には再生
   クロマ信号を増幅する第３伝送路と、第３伝送路の出力
   を上記第１伝送路を介して第３伝送路の入力側に負帰還
   するフィードバック径路とからなるクロマディエンフア
   シス回路を形成することを特徴とするクロマ信号のエン
   フアシス・ディエンファシス回路。