JPS59138186A - クロマ信号のエンフアシス・デイエンフアシス回路 - Google Patents
クロマ信号のエンフアシス・デイエンフアシス回路Info
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- JPS59138186A JPS59138186A JP58011558A JP1155883A JPS59138186A JP S59138186 A JPS59138186 A JP S59138186A JP 58011558 A JP58011558 A JP 58011558A JP 1155883 A JP1155883 A JP 1155883A JP S59138186 A JPS59138186 A JP S59138186A
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- circuit
- emphasis
- signal
- chroma
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- Prior art date
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、クロマ信号記録・再生方式に係り特に低レベ
ルのサイドバンドをもつクロマ信号に混入するノイズ低
減に好適で、記録、再生兼用化に好都合なりロマエンフ
ァシス・ディエンファシス回路に関する。
ルのサイドバンドをもつクロマ信号に混入するノイズ低
減に好適で、記録、再生兼用化に好都合なりロマエンフ
ァシス・ディエンファシス回路に関する。
従来のビデオテープレコーダ（以下ＶＴＲと称す）技術
として、トラッキング性能を向上させるものにフィリッ
プス社のＶ−２０００方式があり、音質向上技術として
、音声信号を周波数変調し、ビデオトラック上に周波数
多重で記録することが古くから知られている。
として、トラッキング性能を向上させるものにフィリッ
プス社のＶ−２０００方式があり、音質向上技術として
、音声信号を周波数変調し、ビデオトラック上に周波数
多重で記録することが古くから知られている。
上記の方式におけるビデオトラック上に記録される信号
のスペクトル図を第１図に示す。ここで問題となるのけ
、パイロット信号２３、ＦＭ音声信号２４がクロマ信号
２２に干渉し、クロマ画質を劣化させることである。
のスペクトル図を第１図に示す。ここで問題となるのけ
、パイロット信号２３、ＦＭ音声信号２４がクロマ信号
２２に干渉し、クロマ画質を劣化させることである。
第１図において、２１はＦＭ輝度信号、２２は低域変換
クロマ信号、２３はトラッキングコントロ。
クロマ信号、２３はトラッキングコントロ。
−ル用パイロット信号、２４はＦＭ音声信号である。
問題となるのは、パイロット信号２５、ＦＭ音声信号２
４がクロマ信号２２のサイドバンド信号として再生され
、画面上にビート妨害を生じることと、テープ、ヘッド
系の非直線性によりスプリアスｆｃ±２ｆｐ （ｔｃ：
りＯｆｆ周波数、ｆｐ：パイロット周波数）を生じ、同
じく画面上にビート妨害を生じることである。
４がクロマ信号２２のサイドバンド信号として再生され
、画面上にビート妨害を生じることと、テープ、ヘッド
系の非直線性によりスプリアスｆｃ±２ｆｐ （ｔｃ：
りＯｆｆ周波数、ｆｐ：パイロット周波数）を生じ、同
じく画面上にビート妨害を生じることである。
上記妨害は（１）クロマ信号がＡＭ記録であること、（
２）パイロット周波数、ＦＭ音声周波数がクロマ信号帯
域と接近していること、（３）パイロット信号、ＦＭ音
声信号記録レベルが十分低くないことに寄因している。
２）パイロット周波数、ＦＭ音声周波数がクロマ信号帯
域と接近していること、（３）パイロット信号、ＦＭ音
声信号記録レベルが十分低くないことに寄因している。
したがって、夫々の周波数を十分離すが、クロマ信号を
ＦＭ信号に変換して記録すればよいわけだが、この場合
は広い帯域幅を必要とすることになり、記録密度の低下
を招き実用にならない、あるいけパイロット信号、ＦＭ
音声信号の記録レベルを十分下げることも考えられるが
この場合はトラッキング制御特性、音質に問題を生じ実
用にならない。
ＦＭ信号に変換して記録すればよいわけだが、この場合
は広い帯域幅を必要とすることになり、記録密度の低下
を招き実用にならない、あるいけパイロット信号、ＦＭ
音声信号の記録レベルを十分下げることも考えられるが
この場合はトラッキング制御特性、音質に問題を生じ実
用にならない。
本発明の目的は、従来技術の欠点をなくし、クロマ信号
に混入するノイズを低域させることができ記録・再生兼
用化に適するクロマエンファシスディエンファシス回路
を提供することにある。
に混入するノイズを低域させることができ記録・再生兼
用化に適するクロマエンファシスディエンファシス回路
を提供することにある。
上記目的を達するため、記録時、再生時にクロマ信号の
小振幅入力をそれぞれサイドバンドエンファシス、サイ
ドバンドディエンファシスするための回路を設け、該回
路はダイオードを逆極性並列接続した可変インピーダン
ス素子、および丁７とＣからなるトラップ回路とから構
成する。また、エンファシス回路、ディエンファシス回
路を互いに逆特性としやすくするため、フィードバック
技術を用い、両回路を兼用化し回路規模を節約するもの
である。
小振幅入力をそれぞれサイドバンドエンファシス、サイ
ドバンドディエンファシスするための回路を設け、該回
路はダイオードを逆極性並列接続した可変インピーダン
ス素子、および丁７とＣからなるトラップ回路とから構
成する。また、エンファシス回路、ディエンファシス回
路を互いに逆特性としやすくするため、フィードバック
技術を用い、両回路を兼用化し回路規模を節約するもの
である。
第２図は、本発明のクロマエンファシス回路の一実施例
を示すブロック図である。第２図において、１は信号電
圧源、２はクロマエンファシス回路の入力端子、３は電
圧制御電圧源（以下ｖＣｖと称する。）、４は抵抗、５
はエンファシス用非線形回路、６はバッファ回路、７は
加算回路、８はクロマエンファシス回路の出力端子であ
る。
を示すブロック図である。第２図において、１は信号電
圧源、２はクロマエンファシス回路の入力端子、３は電
圧制御電圧源（以下ｖＣｖと称する。）、４は抵抗、５
はエンファシス用非線形回路、６はバッファ回路、７は
加算回路、８はクロマエンファシス回路の出力端子であ
る。
エンファシス用非線形回路５は、クロマサブキャリア周
波数ｆｓｃ（ＮＴＳＣでは約３．５８ Ｍ ＨｚＰＡＬ
では約４．４５ ｙｒ Ｈｚ ）に交流インピーダンス
が零の点をもち、かつ入力レベルがある程度大の時には
入力インピーダンスがほとんど零、入力レベルが小さく
なるにつれ入力インピーダンスが増加するような回路で
ある。このような回路は例えば第５図に示す回路で実現
できる。第５図において１１は入力端子＋ Ｄｔ ＋
Ｄ２はダイオード＋ Ｌ＋けインダクタンス＋Ｃ＋は容
量でありＬＩ。
波数ｆｓｃ（ＮＴＳＣでは約３．５８ Ｍ ＨｚＰＡＬ
では約４．４５ ｙｒ Ｈｚ ）に交流インピーダンス
が零の点をもち、かつ入力レベルがある程度大の時には
入力インピーダンスがほとんど零、入力レベルが小さく
なるにつれ入力インピーダンスが増加するような回路で
ある。このような回路は例えば第５図に示す回路で実現
できる。第５図において１１は入力端子＋ Ｄｔ ＋
Ｄ２はダイオード＋ Ｌ＋けインダクタンス＋Ｃ＋は容
量でありＬＩ。
Ｃ１の共振周波数はｆｓｃである。ダイオードＤＩ＋Ｄ
２には、比較的小さな入力レベルで入力インピーダンス
が零に近づくショットキー型を使用すると回路の小信号
レベル化に有利である。第２図の回路の動作を説明する
。信号電圧源１によりＶＣＶ３にはＡｅｌの電圧を生じ
る。ＡはＶＣｖ３の増幅率である。この電圧Ａｅ１に対
し抵抗４非線形回路５が９荷となりバッファ回路乙の入
力に次のような電圧を生じさせる。それは、クロマサブ
キャリア周波数成分を抑圧されて一サイドバンド成分の
みとなったクロマ信号であり、かつ最大レベルを制限さ
れた信号である。このような信号をバッファ回路６を通
して取り出し加算回路７でもとの信号と加算する。これ
により出力端子８に得る信号はサイドバンドが強調され
た信号であり強調される度合はもとの信号でサイドバン
ドのレベルが小さいほど大きくなっている。
２には、比較的小さな入力レベルで入力インピーダンス
が零に近づくショットキー型を使用すると回路の小信号
レベル化に有利である。第２図の回路の動作を説明する
。信号電圧源１によりＶＣＶ３にはＡｅｌの電圧を生じ
る。ＡはＶＣｖ３の増幅率である。この電圧Ａｅ１に対
し抵抗４非線形回路５が９荷となりバッファ回路乙の入
力に次のような電圧を生じさせる。それは、クロマサブ
キャリア周波数成分を抑圧されて一サイドバンド成分の
みとなったクロマ信号であり、かつ最大レベルを制限さ
れた信号である。このような信号をバッファ回路６を通
して取り出し加算回路７でもとの信号と加算する。これ
により出力端子８に得る信号はサイドバンドが強調され
た信号であり強調される度合はもとの信号でサイドバン
ドのレベルが小さいほど大きくなっている。
つまりサイドバンドのレベルによりダイナミックにサイ
ドバンドエンファシスされたクロマ信号となる。このよ
うにエンファシス処理された信号は再生回路で逆特性を
もつディエンファシス回路に通すことにより、サイドバ
ンドレベルの小さなりロマ信号のＳ／Ｎを改善すること
ができる。
ドバンドエンファシスされたクロマ信号となる。このよ
うにエンファシス処理された信号は再生回路で逆特性を
もつディエンファシス回路に通すことにより、サイドバ
ンドレベルの小さなりロマ信号のＳ／Ｎを改善すること
ができる。
第２図で抵抗４（値はＲ）は、非線形回路５の駆動イン
、ピーダンスとなるもので直列共振素子Ｉ、１ス回路の
周波数特性の一例を第７図に示す。
、ピーダンスとなるもので直列共振素子Ｉ、１ス回路の
周波数特性の一例を第７図に示す。
非線形回路５は第６図のようにすることもできる。第６
図においてＣ２は直流分カットのための容量ｒ Ｒ１−
Ｒ５は抵抗＋ ０１１ Ｑ ２ ’ｒｉ トランジスタ
Ｌ２け直流分導通のためのインダクタンスである。
図においてＣ２は直流分カットのための容量ｒ Ｒ１−
Ｒ５は抵抗＋ ０１１ Ｑ ２ ’ｒｉ トランジスタ
Ｌ２け直流分導通のためのインダクタンスである。
第６図において第５図と同じ記号で示した要素は同じも
のを示す。この回路では’Ｒ，３／ Ｒ４＝ ３程度に
なるようにする。これにより入力信号レベルがあ捷り大
きく変化しなくても、ダイオードのインピーダンス変化
効果を得ることができるので、回路の低入力レベル化に
有利である。
のを示す。この回路では’Ｒ，３／ Ｒ４＝ ３程度に
なるようにする。これにより入力信号レベルがあ捷り大
きく変化しなくても、ダイオードのインピーダンス変化
効果を得ることができるので、回路の低入力レベル化に
有利である。
＠３図に、第２図とは別の実施例を示す。第２１’２］
との違いけＶＣＶ３のかわりに電圧制御電流源（以下ｖ
ＣＣと称する。）９を用いることである。他の部分は全
く同様である。第３図では、信号電圧源１により、ＶＣ
Ｃ９にｇｍｖｌの電流を生じる。ｇｒｎはＶＣＣ９の変
換コンダクタ源則により、ＶＣＣ９と抵抗４は、第２図
における、ＶＣＶ３と抵抗４に全く等価なものであるこ
とが説明できる。したがって回路動作は第２図の実施例
と全く同じである。
との違いけＶＣＶ３のかわりに電圧制御電流源（以下ｖ
ＣＣと称する。）９を用いることである。他の部分は全
く同様である。第３図では、信号電圧源１により、ＶＣ
Ｃ９にｇｍｖｌの電流を生じる。ｇｒｎはＶＣＣ９の変
換コンダクタ源則により、ＶＣＣ９と抵抗４は、第２図
における、ＶＣＶ３と抵抗４に全く等価なものであるこ
とが説明できる。したがって回路動作は第２図の実施例
と全く同じである。
第４図に第２図、第３図とは別の実施例を示す。第４図
で１０は第２の抵抗（値はＲ’） 、 １６はＶＲ／け
次のようになる。
で１０は第２の抵抗（値はＲ’） 、 １６はＶＲ／け
次のようになる。
よって出力端子８に得る信号は、抵抗４の両端に生じる
電圧にｅｌを加えたものであり、第３図の例と全く同様
になる。このように第４図の例では加算回路７が不要と
なり回路が簡単になる。
電圧にｅｌを加えたものであり、第３図の例と全く同様
になる。このように第４図の例では加算回路７が不要と
なり回路が簡単になる。
第８図は、本発明のクロマディエンファシス回路の一実
施例を示すブロック図である。第８図で３１は、（ディ
エンファシス回路に入力する）信号電圧源、３ＳＩｄク
ロマデイ工ンフアシス回路の入力端子、３３は減算回路
、３４ハクロマデイ工ンフアシス回路の出力端子である
。第８図の回路の伝達関数は、第２図の回路と互いに逆
になることが示される。それは、ＶＣＶ３の入力からバ
ッファ回路乙の出力までの伝達関数’ｒＧ（ｓａ）、（
ただしａは入力レベル）とすると、第２図の回路の伝達
関数： １ ＋Ｇ（ｓ、ａ）であるからである。
施例を示すブロック図である。第８図で３１は、（ディ
エンファシス回路に入力する）信号電圧源、３ＳＩｄク
ロマデイ工ンフアシス回路の入力端子、３３は減算回路
、３４ハクロマデイ工ンフアシス回路の出力端子である
。第８図の回路の伝達関数は、第２図の回路と互いに逆
になることが示される。それは、ＶＣＶ３の入力からバ
ッファ回路乙の出力までの伝達関数’ｒＧ（ｓａ）、（
ただしａは入力レベル）とすると、第２図の回路の伝達
関数： １ ＋Ｇ（ｓ、ａ）であるからである。
第９図は、第８図とは別のディエンファシス回路の実施
例である。第９図は第３図のエンファシス回路をフィー
ドバック型にしたものであり動作は第８図の実施例と全
く同じである０箪１０図は本発明のクロマエンファシス
・ディエンファシス兼用回路の一実施例を示すブロック
図である。第１０図において３５は記録・再生切り換え
スイッチである。図示の切り換え位置は再生時（ディエ
ンファシス回路使用時）を示している。
例である。第９図は第３図のエンファシス回路をフィー
ドバック型にしたものであり動作は第８図の実施例と全
く同じである０箪１０図は本発明のクロマエンファシス
・ディエンファシス兼用回路の一実施例を示すブロック
図である。第１０図において３５は記録・再生切り換え
スイッチである。図示の切り換え位置は再生時（ディエ
ンファシス回路使用時）を示している。
第１０図は第２図のエンファシス回路と、を第８図のデ
ィエンファシス回路とを兼用化したものであり構成要素
として増加するものはスイッチ３５のみである。第１１
図は、第１０図とは別のクロマエンファシス・ディエン
ファシス兼用回路の実施例である。第１１図は第６図の
エンファシス回路と、第９図のディエンファシス回路と
を兼用化したものであり構成要素として増加するものは
スイッチ３５のみである。
ィエンファシス回路とを兼用化したものであり構成要素
として増加するものはスイッチ３５のみである。第１１
図は、第１０図とは別のクロマエンファシス・ディエン
ファシス兼用回路の実施例である。第１１図は第６図の
エンファシス回路と、第９図のディエンファシス回路と
を兼用化したものであり構成要素として増加するものは
スイッチ３５のみである。
第１０図、第１１図で、出力端子３４への引き出し点は
スイッチ３５の出力とすることもできる。また、加算回
路７へ至るスイッチ５５の出力からのバスは、スイッチ
３５のｂの入力側か、ら引き出して加算回路７へ至るよ
うにしてもよい。
スイッチ３５の出力とすることもできる。また、加算回
路７へ至るスイッチ５５の出力からのバスは、スイッチ
３５のｂの入力側か、ら引き出して加算回路７へ至るよ
うにしてもよい。
第１２図は、第１０図・第１１図とは別のクロマエンフ
ァシス・ディエンファシス兼用回路の実施例である。第
１２図は、第４１図のエンファシス回路と第９図のディ
エンファシス回路とを兼用化したものである。この実施
例では第１０１’２］、第１１図の実施例と比較して加
算回路７が不要であり［ｃ！３路の簡略化がはかれる。
ァシス・ディエンファシス兼用回路の実施例である。第
１２図は、第４１図のエンファシス回路と第９図のディ
エンファシス回路とを兼用化したものである。この実施
例では第１０１’２］、第１１図の実施例と比較して加
算回路７が不要であり［ｃ！３路の簡略化がはかれる。
バッファ回路が第１０図、１１図の例と比較して１つ多
いが、そのうちバッファ回路６け、減算回路３３と一体
化が容易であり実質的に複雑にならＬ２めることはない
。
いが、そのうちバッファ回路６け、減算回路３３と一体
化が容易であり実質的に複雑にならＬ２めることはない
。
第１２図で、出力端子５４への引き出し点はスイッチ３
５の出力とすることもできる。
５の出力とすることもできる。
次に第１０図、第１１図、１２図の実施例のクロマエン
ファシス・ディエンファシス回路を用いるクロマ信号処
理系におけるＡＣＣへのバースト信号振幅検出点につい
て述べる。これらの実施例に見るよう々クロマエンファ
シス・ディエンファシス回路は入力レベルによって周波
数特性の変化する非線形回路であるから入力バーストレ
ベルがばらつかないようにしなければならない。
ファシス・ディエンファシス回路を用いるクロマ信号処
理系におけるＡＣＣへのバースト信号振幅検出点につい
て述べる。これらの実施例に見るよう々クロマエンファ
シス・ディエンファシス回路は入力レベルによって周波
数特性の変化する非線形回路であるから入力バーストレ
ベルがばらつかないようにしなければならない。
そこで、記録時にはクロマエンファシス回路の入力側を
ＡＣＣへのパース信号振幅検出点として入力レベルを合
わせる。これにより正しいダイナミックな特性でクロマ
信号へのエンファシスができる。
ＡＣＣへのパース信号振幅検出点として入力レベルを合
わせる。これにより正しいダイナミックな特性でクロマ
信号へのエンファシスができる。
また再生時には記録時と信号処理の順序が全く逆になる
べきであるから、クロマディエンファシス回路の出力を
ＡＣＣへのバースト信号振幅検出点とする。これにより
正しいダイナミックな特性でクロマ信号のディエンファ
シスができる。
べきであるから、クロマディエンファシス回路の出力を
ＡＣＣへのバースト信号振幅検出点とする。これにより
正しいダイナミックな特性でクロマ信号のディエンファ
シスができる。
第１３図に、本発明のクロマエンファシス・ディエンフ
ァシス兼用回路の具体的な一実施例を示す。同図におい
て、０１□〜Ｑ３９はトランジスタＲ１１−Ｒ２Ｏは抵
抗＋ Ｄｔ １＋ Ｄｔ ２はショットキーダイオード
、Ｃ１＋〜Ｃ１４は容量、■ノ＋３ ＋ Ｌ１２はイン
ダクタンス＋ Ｓｌ ＋ ８２は記録再生切り換えスイ
ッチ回路＋ ＥＩは電圧源、 ４１ 、４２．４３はそ
れぞれ第１．第２．第３の集積回路のピンである。
ァシス兼用回路の具体的な一実施例を示す。同図におい
て、０１□〜Ｑ３９はトランジスタＲ１１−Ｒ２Ｏは抵
抗＋ Ｄｔ １＋ Ｄｔ ２はショットキーダイオード
、Ｃ１＋〜Ｃ１４は容量、■ノ＋３ ＋ Ｌ１２はイン
ダクタンス＋ Ｓｌ ＋ ８２は記録再生切り換えスイ
ッチ回路＋ ＥＩは電圧源、 ４１ 、４２．４３はそ
れぞれ第１．第２．第３の集積回路のピンである。
第１３図は、方式としては第１２図の実施例に準拠して
いる。
いる。
記録時の動作を説明する。記録時は、スイッチ回路８４
＋ ８２の切り換え位置を図示と逆にする。
＋ ８２の切り換え位置を図示と逆にする。
これによりＱ２６をＯＮ、 Ｑ２５ ｅＯＦ Ｆ （！
： Ｌテ入力端子２からの信号をＱ２４ベース、同エミ
ッタ０２３ ＋ Ｑ２７ペースへと導く。さらにＱ２７
エミツター、 Ｒ２５＋ ０２９ベース、同エミッタ、
Ｑ３．ペースへと導く。それと同時に０２７エミツタが
らＲ１２１ｒ 、 Ｒ，３７テ分圧すレｆｃ信号カ０３
４ ヘー ス、同エミッタ、０３２ベースへと導かれる
。（Ｃ，２は交流カットのパスコンである。）したがっ
て差動対Ｑ３１ ＊ Ｑ３２への入力とじては、（１Ｒ
３７＋Ｒ２６）倍０信号が導かれる・差動対Ｑ３＋ ＋
Ｑ３２は電圧制御電流源であり、Ｒ１３ｏけ第１２図
の抵抗１０． Ｒ２ｓ ＋ Ｒ２９で第１２図の抵抗４
に相当するものとなっている。第１のビン４１の外付け
は非線形回路５である。したがってＱ３１のコレクタに
生ずる信号を０３６のエミッタフォロワ（以下ＦＦと称
する。）に導きさらに出力端子８へ導けばよい。等制約
に、Ｒ３７の値によりｇｍ（あるいｌ叶Ａ）の調整を行
なうことができる。
： Ｌテ入力端子２からの信号をＱ２４ベース、同エミ
ッタ０２３ ＋ Ｑ２７ペースへと導く。さらにＱ２７
エミツター、 Ｒ２５＋ ０２９ベース、同エミッタ、
Ｑ３．ペースへと導く。それと同時に０２７エミツタが
らＲ１２１ｒ 、 Ｒ，３７テ分圧すレｆｃ信号カ０３
４ ヘー ス、同エミッタ、０３２ベースへと導かれる
。（Ｃ，２は交流カットのパスコンである。）したがっ
て差動対Ｑ３１ ＊ Ｑ３２への入力とじては、（１Ｒ
３７＋Ｒ２６）倍０信号が導かれる・差動対Ｑ３＋ ＋
Ｑ３２は電圧制御電流源であり、Ｒ１３ｏけ第１２図
の抵抗１０． Ｒ２ｓ ＋ Ｒ２９で第１２図の抵抗４
に相当するものとなっている。第１のビン４１の外付け
は非線形回路５である。したがってＱ３１のコレクタに
生ずる信号を０３６のエミッタフォロワ（以下ＦＦと称
する。）に導きさらに出力端子８へ導けばよい。等制約
に、Ｒ３７の値によりｇｍ（あるいｌ叶Ａ）の調整を行
なうことができる。
再生時の動作を説明する。スイッチ回路ＳＩ＋８２を図
示の位置とする。入力端子３２からの信号は、Ｑｌｌの
ＥＦへ導かれ、フィードバックされＱ１０のＥＦに導か
れた信号とＲ＋＋ ＋ Ｒ＋２でアッテネート加算され
る。この信号はＱ＋ｓのＥＦ。
示の位置とする。入力端子３２からの信号は、Ｑｌｌの
ＥＦへ導かれ、フィードバックされＱ１０のＥＦに導か
れた信号とＲ＋＋ ＋ Ｒ＋２でアッテネート加算され
る。この信号はＱ＋ｓのＥＦ。
Ｑ＋６のレベルシフトを通してさらにＲ１５＋ Ｒ１６
から差動対０＋ｓ 、’ Ｑ１９に入力される。差動対
Ｑ＋ｓ ＋ Ｑ１０によって構成される差動増幅器の出
力ｒｒｌ Ｏ，９のコレクタに得る。ここまでのアッテ
ネート→増幅の過程で利得がＯｄＢとなるようにＲ３６
で調整する。ＣＩ＋の効用については後述する。信号は
次に０２１ベース、同エミッタ、０２２０２７ベースの
順に導かれる。ここから、差動対Ｑ３１ ＋ ０３２ま
での動作は記録時と同様である。
から差動対０＋ｓ 、’ Ｑ１９に入力される。差動対
Ｑ＋ｓ ＋ Ｑ１０によって構成される差動増幅器の出
力ｒｒｌ Ｏ，９のコレクタに得る。ここまでのアッテ
ネート→増幅の過程で利得がＯｄＢとなるようにＲ３６
で調整する。ＣＩ＋の効用については後述する。信号は
次に０２１ベース、同エミッタ、０２２０２７ベースの
順に導かれる。ここから、差動対Ｑ３１ ＋ ０３２ま
での動作は記録時と同様である。
フィードバックする信号は入力信号とレベルを合わせる
ためにＲ４８とＲ２９とによってアッテネートされた信
号を使う。ディエンファシス回路への入力信号レベルを
適当に設定することによってアッテネートをなくしても
よい。再生時の出力は（’）２＋エミツタから、出力端
子３４に得る。
ためにＲ４８とＲ２９とによってアッテネートされた信
号を使う。ディエンファシス回路への入力信号レベルを
適当に設定することによってアッテネートをなくしても
よい。再生時の出力は（’）２＋エミツタから、出力端
子３４に得る。
一般的に、第１２図に示す回路を理想的に実現できれば
、そのエンファシス回路とディエンファシス回路とは完
全に逆特性となる。しかし、第１３図のように実回路を
作り動作させる場合、そのままでは、エンファシス回路
とディエンファシス回路とでは周波数特性の中心がずれ
るという現象が生じる。これはフィードバークパスにト
ランジスタのコレクタ容量等によりわずかながら位相遅
れを生じるためである。そこで、実質的に位相遅れを補
正するような何らかの補正が必要である。第１３図の実
施例では次のような補正ができる。それは、Ｃ目を完全
なパスコンとせずにやや値を小さめに選ぶことによって
Ｑｌｇ ＋ Ｑ１９の差動増幅器を位相進みをもった増
幅器とすることである。これによりフィードツクパスに
生ずる位相遅れを補正し記録・再生で互換のよいエンフ
ァシス・ディエンファシス兼用回路ができる。
、そのエンファシス回路とディエンファシス回路とは完
全に逆特性となる。しかし、第１３図のように実回路を
作り動作させる場合、そのままでは、エンファシス回路
とディエンファシス回路とでは周波数特性の中心がずれ
るという現象が生じる。これはフィードバークパスにト
ランジスタのコレクタ容量等によりわずかながら位相遅
れを生じるためである。そこで、実質的に位相遅れを補
正するような何らかの補正が必要である。第１３図の実
施例では次のような補正ができる。それは、Ｃ目を完全
なパスコンとせずにやや値を小さめに選ぶことによって
Ｑｌｇ ＋ Ｑ１９の差動増幅器を位相進みをもった増
幅器とすることである。これによりフィードツクパスに
生ずる位相遅れを補正し記録・再生で互換のよいエンフ
ァシス・ディエンファシス兼用回路ができる。
このように、Ｃ＋１＋ Ｒ，３ａを、また前述したよう
にＣＩ２ ＋’ Ｒ３７を、集積回路においても外付け
にした方がよい。ただし調整の必要がない場合は、これ
らを集積回路内に内蔵してもよい。
にＣＩ２ ＋’ Ｒ３７を、集積回路においても外付け
にした方がよい。ただし調整の必要がない場合は、これ
らを集積回路内に内蔵してもよい。
第１３図の実施例で、省電力化をはかるには、各トラン
ジスタのコレクタ電流を減らした設計全行なえばよい。
ジスタのコレクタ電流を減らした設計全行なえばよい。
ただしＲ２８＋ Ｒ＝２９の値は直列共振回路ＣＩ３
＋ Ｌ１３の駆動インピーダンスとなるもので、そのＱ
の値をあまり小さくしないために、高インピーダンス化
には限度がある。このため０３＋ ＋ Ｑ３２ ＋ ０
３３に限ってはコレクタ電流をあ甘り減らさない設計に
する。また第１３１辺の実施例のように記録・再生で切
り換えて、回路動作に不要なトランジスタをＯＦＦにす
るようにすれば、さらに省電力化に効果的である。
＋ Ｌ１３の駆動インピーダンスとなるもので、そのＱ
の値をあまり小さくしないために、高インピーダンス化
には限度がある。このため０３＋ ＋ Ｑ３２ ＋ ０
３３に限ってはコレクタ電流をあ甘り減らさない設計に
する。また第１３１辺の実施例のように記録・再生で切
り換えて、回路動作に不要なトランジスタをＯＦＦにす
るようにすれば、さらに省電力化に効果的である。
本発明によれば、クロマ信号に混入する雑音を低減でき
るので、再生画のクロマＳ／Ｎの改善に効果がある。ま
たエンファシス回路、ディエンファシス回路を簡単〈兼
用化することができ、回路規模の増大を小さく抑えるこ
とができる。しかもエンファシス回路、ディエンファシ
ス回路を互いに逆回路とすることが容易である。
るので、再生画のクロマＳ／Ｎの改善に効果がある。ま
たエンファシス回路、ディエンファシス回路を簡単〈兼
用化することができ、回路規模の増大を小さく抑えるこ
とができる。しかもエンファシス回路、ディエンファシ
ス回路を互いに逆回路とすることが容易である。
第１図はビデオトラック上に書かれる信号のスペクトラ
ムの１例を示す特性図、第２図は本Ｑ明によるクロマエ
ンファシス回路の一例を示すブロック図、第３図、第４
図は本発明によるクロマエンファシス回路の他の実施例
を示すブロック図、第５図、第６図は本発明に用いられ
るエンファシス用非線形回路の一例を示す回路図、第７
図はエンファシス特性の一例を示す特性図、第８図、第
９図は本発明によるクロマディエンファシス回路の一実
施例を示すブロック図、第１０図、第１１図、第１２図
は本発明によるクロマエンファシス・ディエンファシス
兼用回路の例を示すブロック図、第１３図体本発明のク
ロマエンファシス・ディエンファシス兼用の一具体回路
例を示す回路図である。 符号の説明 ３・・・電圧制御電圧源 ５・・・エンファシス用の非線形回路 ７・・・加算回路 ９・・・電圧制御電流源 ３３・・・減算回路 ３５・・・記録・再生切り換えスイッチ第１図 五 ｏ ７ ２ｊ ４ ぴ
〜Ｊ 第３図 第４図 第６図 ２ 第７区 第８７ 喚９図 ３２． ２（
ムの１例を示す特性図、第２図は本Ｑ明によるクロマエ
ンファシス回路の一例を示すブロック図、第３図、第４
図は本発明によるクロマエンファシス回路の他の実施例
を示すブロック図、第５図、第６図は本発明に用いられ
るエンファシス用非線形回路の一例を示す回路図、第７
図はエンファシス特性の一例を示す特性図、第８図、第
９図は本発明によるクロマディエンファシス回路の一実
施例を示すブロック図、第１０図、第１１図、第１２図
は本発明によるクロマエンファシス・ディエンファシス
兼用回路の例を示すブロック図、第１３図体本発明のク
ロマエンファシス・ディエンファシス兼用の一具体回路
例を示す回路図である。 符号の説明 ３・・・電圧制御電圧源 ５・・・エンファシス用の非線形回路 ７・・・加算回路 ９・・・電圧制御電流源 ３３・・・減算回路 ３５・・・記録・再生切り換えスイッチ第１図 五 ｏ ７ ２ｊ ４ ぴ
〜Ｊ 第３図 第４図 第６図 ２ 第７区 第８７ 喚９図 ３２． ２（
Claims (1)
- 逆並列接続したダイオードと、これと実質的に並列にイ
ンダクタンスと容量からなるトラップ回路を接続１．て
エンファシス特性、またはディエンファシス特性を得、
記録・再生のための切り換え手段と、記録時と再生時の
特性を逆特性とする実質的な減算回路を有するクロマ信
号エンファシス・ディエンファシス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011558A JPS59138186A (ja) | 1983-01-28 | 1983-01-28 | クロマ信号のエンフアシス・デイエンフアシス回路 |
| DE8383108931T DE3381279D1 (de) | 1982-09-10 | 1983-09-09 | Aufzeichnungs- und wiedergabegeraet fuer chrominanzsignal. |
| AT83108931T ATE50679T1 (de) | 1982-09-10 | 1983-09-09 | Aufzeichnungs- und wiedergabegeraet fuer chrominanzsignal. |
| US06/530,629 US4612585A (en) | 1982-09-10 | 1983-09-09 | Chrominance signal recording and reproducing apparatus |
| EP83108931A EP0103286B1 (en) | 1982-09-10 | 1983-09-09 | Chrominance signal recording and reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011558A JPS59138186A (ja) | 1983-01-28 | 1983-01-28 | クロマ信号のエンフアシス・デイエンフアシス回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286991A Division JPH03205994A (ja) | 1990-10-26 | 1990-10-26 | クロマ信号のエンファシス・ディエンファシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138186A true JPS59138186A (ja) | 1984-08-08 |
| JPH0131837B2 JPH0131837B2 (ja) | 1989-06-28 |
Family
ID=11781264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58011558A Granted JPS59138186A (ja) | 1982-09-10 | 1983-01-28 | クロマ信号のエンフアシス・デイエンフアシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138186A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535909A (en) * | 1976-07-06 | 1978-01-19 | Sony Corp | De-emphasis circuit |
| JPS5437631A (en) * | 1977-11-15 | 1979-03-20 | Victor Co Of Japan Ltd | Recording and reproducing sustem for secam system color video signal |
| JPS5542415A (en) * | 1978-09-20 | 1980-03-25 | Hitachi Ltd | Emphasis/de-emphasis circuit |
| JPS55125786A (en) * | 1979-03-23 | 1980-09-27 | Matsushita Electric Ind Co Ltd | Recording and reproduction method for video signal |
-
1983
- 1983-01-28 JP JP58011558A patent/JPS59138186A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535909A (en) * | 1976-07-06 | 1978-01-19 | Sony Corp | De-emphasis circuit |
| JPS5437631A (en) * | 1977-11-15 | 1979-03-20 | Victor Co Of Japan Ltd | Recording and reproducing sustem for secam system color video signal |
| JPS5542415A (en) * | 1978-09-20 | 1980-03-25 | Hitachi Ltd | Emphasis/de-emphasis circuit |
| JPS55125786A (en) * | 1979-03-23 | 1980-09-27 | Matsushita Electric Ind Co Ltd | Recording and reproduction method for video signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131837B2 (ja) | 1989-06-28 |
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