JPH0345900B2 - - Google Patents

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JPH0345900B2
JPH0345900B2 JP3528084A JP3528084A JPH0345900B2 JP H0345900 B2 JPH0345900 B2 JP H0345900B2 JP 3528084 A JP3528084 A JP 3528084A JP 3528084 A JP3528084 A JP 3528084A JP H0345900 B2 JPH0345900 B2 JP H0345900B2
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JP
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bumps
bump
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motherboard
paste
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Tetsuo Nomura
Hiroyuki Shinya
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Narumi China Corp
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Narumi China Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827Materials
    • H01L23/4828Conductive organic material or pastes, e.g. conductive adhesives, inks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
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Description

【発明の詳細な説明】 本発明はバンプ付基板及びその製作法に関す
る。
一般に、IC、LSI等のチツプを実装する際に
は、チツプキヤリア、表示基板、及びマザーボー
ド等が使用される。ここで、チツプキヤリアは表
示基板上あるいはマザーボードに実装され、表示
基板はマザーボード上に実装される。これら実装
は一方の基板上に設けられた電極パツドと他方の
基板上のパツドと半田付することによつて行われ
ている。
電極パツド間を直接半田付した場合、両基板は
極めて狭い空間を介して対向することになる。基
板間の空間が狭いと、基板間にフラツクス、半田
滓等の汚物が溜り易く、除去しにくくなつてしま
う。汚物の滞溜によつて設計品質及び信頼性の維
持が困難になるから、汚物は確実に基板間の空間
から除去されなければならない。
基板間の空間を広くするために、基板間にバン
プと呼ばれる半田付用突起を配置する方法があ
る。この方法では、半田付時の汚物を洗浄によつ
て確実に除去できるため、信頼性を向上させるこ
とができる。
従来、バンプを形成する方法として、銀−銅共
晶ローの溶融時における表面張力を利用して、バ
ンプとして必要な高さを得る方法がある。ここ
で、バンプは基板間の電気的接続をも保証する必
要があるから、高さに不揃いがあつてはならな
い。しかし、上記した表面張力を利用した方法で
は、バンプの高さを揃えることは困難である。こ
のため、一方の基板の一表面にバンプを形成した
後、他方の基板上に半田付する前に、バンプを研
磨して高さを揃える必要がある。
他の方法として、銅製のボールを高融点半田で
包んだバンプを個々に半田付により取り付ける方
法がある。この方法では、バンプの高さを揃える
ことができる反面、ボールを一つずつ半田付する
個別工程のため、製造コストが非常に高くなる。
また、一個でも半田付不良になると、基板全体が
不良となるため、歩留りも低下する傾向がある。
本発明の目的は高さのバラツキが少なく、且
つ、安価なバンプ付基板を提供することである。
本発明の他の目的はバンプを迅速且つ高精度に
製作することができるバンプ付基板の製作法を提
供することである。
本発明によれば、一表面上に、外部取付用突起
として役立つバンプを形成した基板において、バ
ンプが導電性材料のほかに非導電性材料を含んで
いるバンプ付基板が得られる。
更に、本発明によれば、導電性の金属粉に、非
導電性のガラス質粉を混入させたバンプ形成用ペ
ーストを用意し、所定の厚さを有する製版部材を
用いて、ペーストを基板の一表面に印刷してバン
プを製作するバンプ付基板の製作法が得られる。
以下、図面を参照して、本発明を説明する。
第1図を参照すると、本発明を適用できるバン
プ10がチツプキヤリア11をマザーボード12
に取り付けるために使用されている。この例で
は、バンプ10はチツプキヤリア11の下面に、
後述するような方法で設けられており、マザーボ
ード12に対して半田付されている。チツプキヤ
リア11の上表面には、LSI等のチツプ(図示せ
ず)が搭載され、チツプの各電極はチツプキヤリ
ア11上に形成された電極パターン及びキヤリア
11内部に形成された内部電極パターン等を介し
て下面に設けられたバンプ10に電気的に接続さ
れている。マザーボード12上には、配線パター
ンが施されており、各バンプ10は配線パターン
に接続されている。
図示したように、チツプキヤリア11とマザー
ボード12との間に、バンプ10を設置すること
により、チツプキヤリア11はマザーボード12
上に、所定の間隔を置いて固定される。この間隔
は半田滓等の汚物が滞留しない範囲、例えば、50
〜250μmの範囲、好ましくは、100〜150μmの範
囲である。
バンプ10は単にチツプキヤリアとマザーボー
ドの接続の際だけでなく、チツプキヤリアと表示
基板、並びに、表示基板とマザーボードとの接続
の際にも使用できる。
第2図を参照すると、本発明の一実施例に係る
バンプ付基板として、チツプキヤリア11に、バ
ンプ10が形成された場合が示されている。この
例では、チツプキヤリア11の裏面が上に向けら
れており、表面は下方向に向けられている。チツ
プキヤリア11の側面には、表裏に続く側面溝部
13が設けられており、側面溝部13には、メタ
ライズパターンが被着されている。メタライズパ
ターンの一部はチツプキヤリア11の裏面に延び
て電極パツド14を形成している。電極パツド1
4上には、それぞれ本発明に係るバンプ10が印
刷法を用いて形成される。
ここで、バンプ10の形成方法について説明す
る。まず、セラミツクグリーンシート上に、スル
ーホールを設け、タングステン又はモリブデンを
用いてメタライズを施し、所定の配線パターン及
びスルーホールメタライズ層を印刷法を用いて形
成する。この配線パターン形成の際に使用される
版材の厚さは75〜100μmである。
次に、上記した配線パターン印刷用版材よりも
厚いバンプ形成用の版材を用意する。バンプ印刷
用版材としては、200μm程度の厚さを有するメ
タルマスクあるいはメツシユタイプのマスクが適
当である。
更に、バンプを印刷法により形成するために、
バンプ形成用ペーストを準備する。バンプ形成用
ペーストは配線用パターンを形成する際に用いら
れる配線用ペーストを使用することは好ましくな
いことが判明した。これは配線用ペーストをバン
プとして役立つ程度に厚く形成した場合、焼成
後、バンプにクラツクが頻発するためである。ま
た、バンプとしての機能を果すためには、高さを
充分高くできると共に、密着性及び熱膨張率がメ
タライズパターン及びセラミツクと整合するペー
ストでなければならない。更に、バンプは両基板
間の電気的接続にも役立つものでなければならな
いから、電気伝導度が高すぎても実用的ではな
い。本発明者等の実験によれば、電気伝導度はシ
ート抵抗において100mΩ/□以下であれば、実
用上問題ないことが判つた。
各種の実験を行なつた結果、バンプ形成用ペー
ストは金属粉末とガラス質粉とを混合することに
よつて得られた。具体的に云えば、純タングステ
ンに対し、アルミナ、シリカ、マグネシア、及び
カルシアを含むガラス質粉末を予め定めれた混合
比率で混合することによつて、上記条件を満足さ
せるバンプ形成用ペーストが得られた。ここで、
混合比率の範囲は重量比で、タングステン100に
対して、ガラス質粉30以下の割合、望ましくは、
0.5〜25の範囲である。ガラス質粉の割合が0.5以
下の場合には、100μm程度に高いバンプを形成
した場合、バンプにクラツクが発生する現象が見
られた。また、ガラス質粉の割合が多くなると、
導通抵抗値が漸次大きくなり、30を越えると、実
用上、導体のバンプとして取り扱うことができな
くなる。因みに、純タングステンの導通抵抗値は
11.1mΩ/□であり、ガラス質粉の割合が20のと
きの導通抵抗値は29.9mΩ/□である。以後、ガ
ラス質粉の割合が20を越えると、導通抵抗値は急
激に大きくなり、ガラス質粉の割合が30になる
と、100mΩ/□以上に上昇する。導通抵抗値が
100mΩ/□を越えると、導体のバンプとして取
り扱うには不都合が多くなる。
尚、バンプ形成用ペーストに使用されたガラス
質粉は重量で、91〜94%のAl2O3、4.5〜6.8%の
SiO2、0.8〜1.6%のCaO、及び0.6〜0.8%のMgO
を含んでいた。
上記したバンプ形成用ペーストを前述したバン
プ印刷用版材を用いて、配線パターンを形成され
たグリーンシート上に印刷する。続いて、グリー
ンシートは1400〜1600℃の還元雰囲気又は真空中
で焼成され、配線パターン及びバンプを有するセ
ラミツクシートとなる。上述したバンプ形成用ペ
ーストは1400〜1600℃の温度に耐えるように、ガ
ラス質粉の組成が選ばれている。以後、セラミツ
クシートは個々に分割されて第2図に示されたよ
うなチツプキヤリアとなる。
上記した方法はグリーンシート及び配線パター
ンの焼成とバンプの焼成とが同時に行なわれてい
るから、以後同時焼成法と呼ぶ。この方法では、
多数のバンプを同時に且つ均一の高さで形成する
ことができ、従来のバンプ形成法における欠点を
除去できる。印刷法によつて形成されたバンプは
底面の直径をAとしたとき、頂面の径が2A/3
以上であつた。
第3図を参照すると、本発明の他の実施例に係
るバンプ付基板は多数のバンプ10を格子状に配
合したチツプキヤリア11、云わば、バンプグリ
ツドアレイとして使用される。各バンプ10はキ
ヤリア11の裏面に設けられたパツド16に上述
した印刷法によつて取り付けられており、各パツ
ド16はスルーホール17内に施されたメタライ
ズパターンを介してキヤリア11の表面に形成さ
れた配線パターンと電気的に接続されている。こ
のバンプグリツドアレイも前述した同時焼成法に
よつて製作できる。
第4図を参照すると、本発明の更に他の実施例
に係るバンプ付基板はマザーボード12として使
用される。マザーボード12の表面には、多数の
配線パターン18が施されており、このマザーボ
ード12上に複数のチツプキヤリア、表示基板等
が取り付けられる。この実施例では、バンプ10
aがマザーボード12の配線パターン上に設けら
れている。このバンプ10aは上述した同時焼成
法によつても作成できるが、マザーボード12上
に形成された配線パターン18をまず焼成した
後、上記したバンプ印刷用版材及びバンプ形成用
ペーストを用いてバンプを印刷した後、800〜900
℃程度の温度で焼成することによつても作成でき
る。このように、配線パターン18及びマザーボ
ード12の焼成をバンプの焼成と別に行う方法を
以下では非同時焼成法と呼ぶ。
非同時焼成法では、同時焼成法に比較して低温
でバンプを焼成できる。このため、バンプ形成用
ペーストに添加されるガラス質粉は低融点のホウ
珪酸ガラスであつてもよい。ガラス質粉の一例を
上げると、重量で、Al2O39.1%、SiO256.5%、
CaO8.0%、PbO17.2%、MgO0.6%、Na2O2.4%、
K2O1.7%、及びB2O34.5%のガラスが使用でき
る。尚、タングステンに対するガラス質粉の混合
比率は同時焼成法の場合と同様である。
以上説明した実施例では、タングステンを導体
金属として使用したが、モリブデン、マンガン、
銀、パラジウム等が使用できる。
本発明によれば、多数のバンプを同時に且つ確
実に製作できるため、安価な基板を得ることがで
きる。また、バンプの高さにバラツキが少ないた
め、半田付を容易に行なえ、半田付後の信頼性を
上昇させることができる。更に、バンプを有する
基板は半導体収納用容器であつてもよい。
【図面の簡単な説明】
第1図は本発明に係るバンプを説明するための
断面図、第2図は本発明の一実施例に係るバンプ
付基板の一部を示す斜視図、第3図は本発明の他
の実施例に係るバンプ付基板の一部を示す斜視
図、及び第4図は本発明の更に他の実施例に係る
バンプ付基板の一部を示す斜視図である。 記号の説明、10:バンプ、11:チツプキヤ
リア、12:マザーボード、13:側面溝部、1
4:電属パツド、16:パツド、17:スルーホ
ール、18:配線パターン。

Claims (1)

  1. 【特許請求の範囲】 1 一表面上に、外部取付用突起として役立つバ
    ンプを形成した基板において、前記バンプが導電
    性材料と非導電性材料とを含んでいることを特徴
    とするバンプ付基板。 2 一表面上に、バンプを有するバンプ付基板の
    製作法において、導電性の金属粉に、非導電性の
    ガラス質粉を混入させたバンプ形成用ペーストを
    用意し、所定の厚さを有する製版部材を用いて、
    前記ペーストを前記一表面上に印刷して前記バン
    プを製作することを特徴とするバンプ付基板の製
    作法。
JP3528084A 1984-02-28 1984-02-28 バンプ付基板及びその製作法 Granted JPS60180151A (ja)

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JP3528084A JPS60180151A (ja) 1984-02-28 1984-02-28 バンプ付基板及びその製作法

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JP3528084A JPS60180151A (ja) 1984-02-28 1984-02-28 バンプ付基板及びその製作法

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JPS60180151A JPS60180151A (ja) 1985-09-13
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* Cited by examiner, † Cited by third party
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JPS6235597A (ja) * 1985-08-08 1987-02-16 日本電気株式会社 配線基板
JPS62282490A (ja) * 1986-05-30 1987-12-08 シャープ株式会社 部品の端子接続方法
JPS63160352A (ja) 1986-12-24 1988-07-04 Semiconductor Energy Lab Co Ltd 半導体装置の実装方法

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JPS60180151A (ja) 1985-09-13

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