JPH0341920B2 - - Google Patents

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JPH0341920B2
JPH0341920B2 JP60123560A JP12356085A JPH0341920B2 JP H0341920 B2 JPH0341920 B2 JP H0341920B2 JP 60123560 A JP60123560 A JP 60123560A JP 12356085 A JP12356085 A JP 12356085A JP H0341920 B2 JPH0341920 B2 JP H0341920B2
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memory circuit
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mos transistor
power supply
reset
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356086—Bistable circuits with additional means for controlling the main nodes
    • H03K3/356095—Bistable circuits with additional means for controlling the main nodes with synchronous operation
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    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
    • H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation

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  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はリセツトあるいはセツト付記憶回路
を有した半導体集積回路に関するものである。
〔従来の技術〕
第５図はこの種従来のリセツトあるいはセツト
付記憶回路であり。図において１は内部回路（図
示せず）からのデータを伝達するデータ入力信号
線、２はデータを内部回路あるいは外部回路（図
示せず）へ伝達するデータ出力信号線、３はセツ
トあるいはリセツトの制御データを伝達するリセ
ツトあるいはセツト入力信号線、４はこれらデー
タ入力信号線、データ出力信号線及びリセツトあ
るいはセツト入力信号線にそれぞれ接続される入
力端、出力端及びリセツトあるいはセツト入力端
を有する記憶回路で、ラツチ回路あるいはフリツ
プフロツプ回路等の論理値「１」及び「０」を記
憶内容とする記憶回路である。
次に、この様に構成されたリセツトあるいはセ
ツト付記憶回路の動作について説明する。記憶回
路４の通常動作時には、データ入力信号線１に伝
達されたデータが入力端４ａに入力され、この入
力されたデータに応じて記憶回路４の出力端４ｂ
からデータが出力され、データ出力信号線２にデ
ータが伝達される。
そして、この記憶回路４の記憶内容がリセツト
あるいはセツトされる場合には、リセツトあるい
はセツト入力信号線３にリセツトあるいはセツト
の制御データが現われ、リセツトあるいはセツト
入力端４ｃに入力されて記憶回路４の記憶内容が
リセツトあるいはセツトされるものである。
〔発明が解決しようとする問題点〕
しかるに、上記の様に構成されたリセツトある
いはセツト付記憶回路にあつては、記憶回路４の
記憶内容をリセツトあるいはセツトするために、
リセツトあるいはセツト入力信号線３を集積回路
内に布線する必要があるとともにリセツトあるい
はセツトの制御データを入力するための専用のピ
ンを必要とし、高集積化の阻害要因となつていた
ものである。
この発明は上記した点に鑑みてなされたもので
あり、リセツトあるいはセツトのための専用の信
号線及びピンを必要としないリセツトあるいはセ
ツト付記憶回路を得ることを目的とするものであ
る。
〔問題点を解決するための手段〕
この発明に係るリセツトあるいはセツト付記憶
回路を有した半導体集積回路は、一方の主電極が
記憶回路の入力端に接続されるとともに、他方の
主電極あるいはゲート電極の少なくとも一方が、
記憶回路が接続される電源電位点に接続され、記
憶回路が通常動作時の電源電位点の電位よりも高
いしきい値電圧を有するMOSトランジスタを設
けたものである。
〔作用〕
この発明においては、MOSトランジスタが記
憶回路が接続されている電源電位点の通常時の電
位より高いしきい値を有しているので、通常時は
非導通状態になつており、何ら記憶回路に影響を
及ぼさず、電源電位点の電位を通常時の電位より
高くすると、導通状態になつて記憶回路の入力端
をプルダウンあるいはプルアツプして、記憶回路
の記憶内容をリセツトあるいはセツトさせるもの
である。
なお、MOSトランジスタ５の基板は接地電位
点６に接続されている。
〔実施例〕
以下にこの発明の一実施例を第１図に基づいて
説明すると、図において５は記憶回路４の入力端
４ａと接地電位点６との間に接続されるとともに
ゲート電極が記憶回路４が接続される電源電位点
７に接続され、基板が接地電位点６に接続される
Ｎチヤンネル型MOSトランジスタで、記憶回路
４が通常動作時の電源電位点７の電位よりも高い
しきい値電圧を有するものである。
次に、この様に構成されたリセツト付記憶回路
の動作について説明する。記憶回路４の通常動作
時には、電源電位点７に通常電位、例えば5V、
が供給される。
この時、MOSトランジスタ５のしきい値が上
記通常電位以上であるため非導通状態にあり、デ
ータ入力信号線１及び記憶回路４の入力端４ａに
は何ら影響を及ぼさない。
従つて、データ入力信号線１に伝達されたデー
タが入力端４ａに入力され、この入力されたデー
タに応じて記憶回路４の出力端４ｂからデータが
伝達される。
そして、この記憶回路４をリセツトする場合に
は電源電位点７の電位を上記通常電位より高い電
位、つまりMOSトランジスタ５のしきい値電圧
より高い電位にすると、MOSトランジスタ５は
導通状態になり、記憶回路４の入力端４ａの電位
が接地電位点６の電位にプルダウンされるため記
憶回路４の記憶内容がリセツト、つまり記憶内容
が論理的に「０」にされる。
この様に構成されたセツト付記憶回路にあつて
は、記憶回路４を駆動する電位を供給する電源電
位点７の電位を通常動作時の電位より高くするだ
けで、記憶回路４のリセツトが行なわれるもので
あるから、リセツト信号を伝達するためのリセツ
ト入力信号線を布線する必要がなく、かつリセツ
ト専用のピンをも必要としないものである。
第２図はこの発明の他の実施例を示すものであ
り、通常電位より高いしきい値を有するＮチヤン
ネル型MOSトランジスタ５を、電源電位点７と
記憶回路４の入力端４ａとの間に接続し、ゲート
電極を電源電位点７に接続して、記憶回路４の入
力端４ａにセツト信号を入力させるようにしたも
のである。なお、MOSトランジスタ５の基板は
接地電位点６に接続されている。
この様に構成されたものにあつても、記憶回路
４の通常動作時にはMOSトランジスタ５が非導
通状態になつて、何ら影響を与えず、記憶回路４
をセツトする場合には、電源電位点７の電位を通
常電位より高くすることにより、MOSトランジ
スタ５が導通状態となつて記憶回路４の入力端４
ａの電位を電源電位点７の電位にプルアツプさせ
るため、記憶回路４の記憶内容をセツト、つまり
記憶内容が論理的に「１」にされる。
第３図はこの発明のさらに他の実施例を示すも
のであり、通常電位より高いしきい値を有するＮ
チヤンネル型MOSトランジスタ５の一方の主電
極が記憶回路４のリセツト入力端子４ｃに接続さ
れているとともに負荷抵抗８を介して電源電位点
７に接続され、他方の主電極が接地電位点６に接
続され、ゲート電極が電源電位点７に接続され、
基板が電源電位点７に接続されているものであ
る。
なお、MOSトランジスタ５の基板は接地電位
点６に接続されている。
この様に構成されたものにあつても、記憶回路
４の通常動作時にはMOSトランジスタ５が非導
通状態になつて記憶回路４のリセツト入力端子４
ｃは電源電位点７の電位にプルアツプされている
ため、このMOSトランジスタ５は何ら影響を与
えず、記憶回路４をリセツトする場合には、電源
電位点７の電位を通常電位より高くすることによ
り、MOSトランジスタ５が導通状態となつて、
記憶回路４のリセツト入力端４ａの電位を接地電
位点６の電位にプルダウンさせるため、記憶回路
４の記憶内容をリセツトする。
第４図はこの発明のさらに他の実施例を示すも
のであり、通常電位より高いしきい値を有するＰ
チヤンネル型MOSトランジスタ９を、電源電位
点７と記憶回路４の入力端４ａとの間に接続し、
ゲート電極を接地電位点６に接続して、記憶回路
４の入力端４ａにセツト信号を入力させるように
したものである。なお、MOSトランジスタ９の
基板は電源電位点７に接続されている。
この様に構成されたものにあつても、記憶回路
４の通常動作時にはMOSトランジスタ９非導通
状態になつて何ら影響を与えず、記憶回路４をセ
ツトする場合には、電源電位点７の電位を通常電
位より高くすることにより、MOSトランジスタ
９が導通状態となつて記憶回路４の入力端４ａの
電位を電源電位点７の電位にプルアツプさせるた
め、記憶回路４の記憶内容をセツトされる。
〔発明の効果〕
この発明は以上述べたように、記憶回路の入力
端に一方の主電極が接続されるとともに、他方の
主電極あるいはゲート電極の少なくとも一方が、
記憶回路が接続される電源電位点に接続され、記
憶回路が通常動作時の電源電位点の電位より高い
しきい値電圧を有するMOSトランジスタを設け
て、このMOSトランジスタを電源電位点に通常
電位より高い電位を供給することによつて導通状
態となすようにして記憶回路をリセツトあるいは
セツトさせるようにしたため、記憶回路をリセツ
トあるいはセツトするための配線及びピンが不要
になるという効果を有するものである。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すブロツク
図、第２図、第３図、第４図はそれぞれこの発明
の他の実施例を示すブロツク図、第５図は従来の
リセツトあるいはセツト付記憶回路を示すブロツ
ク図である。 図において４は記憶回路、５はＮチヤンネル
MOSトランジスタ、７は電源電位点、９はＰチ
ヤンネルMOSトランジスタ、なお、各図中同一
符号は同一又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 記憶回路、この記憶回路の入力端に一方の主
    電極が接続されるとともに他方の主電極あるいは
    ゲート電極の少なくとも一方が上記記憶回路が接
    続される電源電位点に接続され、上記記憶回路が
    通常動作時の上記電源電位点の電位よりも高いし
    きい値電圧を有するMOSトランジスタを備えた
    リセツトあるいはセツト付記憶回路を有した半導
    体集積回路。 ２ MOSトランジスタはＮチヤンネル型MOSト
    ランジスタであり、その一方の主電極がデータ入
    力信号線が接続される記憶回路の入力端に接続さ
    れるとともに他方の主電極が接地電位点に接続さ
    れ、ゲート電極が電源電位点に接続されることを
    特徴とする特許請求の範囲第１項記載のリセツト
    付記憶回路を有した半導体集積回路。 ３ MOSトランジスタはＮチヤンネル型MOSト
    ランジスタであり、その一方の主電極がデータ入
    力信号線が接続される記憶回路の入力端に接続さ
    れるとともに他方の主電極及びゲート電極が電源
    電位点に接続されることを特徴とする特許請求の
    範囲第１項記載のセツト付記憶回路を有した半導
    体集積回路。 ４ MOSトランジスタはＮチヤンネルMOSトラ
    ンジスタであり、その一方の主電極が記憶回路の
    リセツトあるいは入力端に接続されるとともに電
    源電位点に接続され、他方の主電極が接地電位点
    に接続され、ゲート電極が電源電位点に接続され
    ることを特徴とする特許請求の範囲第１項記載の
    リセツトあるいはセツト付記憶回路を有した半導
    体集積回路。 ５ MOSトランジスタはＰチヤンネルトランジ
    スタであり、その一方の主電極がデータ入力信号
    線が接続される記憶回路の入力端に接続されると
    ともに他方の主電極が電源電位点に接続され、ゲ
    ート電極が接地電位点に接続されることを特徴と
    する特許請求の範囲第１項記載のセツト付記憶回
    路を有した半導体集積回路。
JP60123560A 1985-06-06 1985-06-06 リセツトあるいはセツト付記憶回路を有した半導体集積回路 Granted JPS61283092A (ja)

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