JPH0335562A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0335562A JPH0335562A JP17036489A JP17036489A JPH0335562A JP H0335562 A JPH0335562 A JP H0335562A JP 17036489 A JP17036489 A JP 17036489A JP 17036489 A JP17036489 A JP 17036489A JP H0335562 A JPH0335562 A JP H0335562A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特にＭＯＳ）ランジスタ
のゲート電極の形成方法に関し。
のゲート電極の形成方法に関し。
不純物が導入された層厚の薄いポリシリコン層のゲート
電極を形成する方法を目的とし半導体基板上に形成され
た絶縁膜上にポリシリコン層を形成する工程と、該ポリ
シリコン層にｎ型不純物を導入した後該ポリシリコン層
の一部を酸化して酸化シリコン層を形成する工程と、該
酸化シリコン層をエツチングして除去することにより１
層厚を減じたポリシリコン層を形成する工程と、該層厚
を滅じたポリシリコン層をパターニングしてゲート電極
を形成する工程とを含む半導体装置の製造方法により構
成する。
電極を形成する方法を目的とし半導体基板上に形成され
た絶縁膜上にポリシリコン層を形成する工程と、該ポリ
シリコン層にｎ型不純物を導入した後該ポリシリコン層
の一部を酸化して酸化シリコン層を形成する工程と、該
酸化シリコン層をエツチングして除去することにより１
層厚を減じたポリシリコン層を形成する工程と、該層厚
を滅じたポリシリコン層をパターニングしてゲート電極
を形成する工程とを含む半導体装置の製造方法により構
成する。
本発明は半導体装置の製造方法に係り、特に。
ＭＯＳ）ランジスタのゲート電極の形成方法に関する。
半導体装置の集積化の進展に伴い、ＭＯＳトランジスタ
のゲート電極となるポリシリコン層には。
のゲート電極となるポリシリコン層には。
ますます薄層化が要求されてきている。それは段差を出
来るだけ小さくして平坦化を容易ならしめるためである
。
来るだけ小さくして平坦化を容易ならしめるためである
。
従来、ＭＯＳ）ランジスタのゲート電極となるポリシリ
コン層に不純物を導入して導電性を上げることが行われ
、不純物を導入する方法としてイオン注入法が用いられ
ている。
コン層に不純物を導入して導電性を上げることが行われ
、不純物を導入する方法としてイオン注入法が用いられ
ている。
ところが、ポリシリコン層が薄いとイオン注入された不
純物がポリシリコン層を突き抜け、さらに極く薄く形成
されているゲート酸化膜を突き抜けて半導体基板に達し
、半導体基板に不純物が導入されることによりＭＯＳト
ランジスタのしきい値電圧の変動をきたすといった問題
があり１層厚の薄いゲート電極の形成を妨げていた。
純物がポリシリコン層を突き抜け、さらに極く薄く形成
されているゲート酸化膜を突き抜けて半導体基板に達し
、半導体基板に不純物が導入されることによりＭＯＳト
ランジスタのしきい値電圧の変動をきたすといった問題
があり１層厚の薄いゲート電極の形成を妨げていた。
本発明は、基板に影響を与えることなくポリシリコン層
に不純物を注入し、しかもポリシリコン層を薄く形成し
て１層厚が小さく導電性の大きいゲート電極を形成する
方法を提供することを目的とする。
に不純物を注入し、しかもポリシリコン層を薄く形成し
て１層厚が小さく導電性の大きいゲート電極を形成する
方法を提供することを目的とする。
第・１図は本発明の実施例である。
上記課題は、半導体基板ｌ上に形成された絶縁ｐｓ３上
にポリシリコンＮ４を形成する工程と、該ポリシリコン
層４にｎ型不純物を導入した後該ポリシリコン層４の一
部を酸化して酸化シリコン層５を形成する工程と、該酸
化シリコン層５をエツチングして除去することにより２
層厚を減じたポリシリコン層６を形成する工程と、該層
厚を減じたポリシリコン層６をパターニングしてゲート
電極７を形成する工程とを含む半導体装置の製造方法に
よって解決される。
にポリシリコンＮ４を形成する工程と、該ポリシリコン
層４にｎ型不純物を導入した後該ポリシリコン層４の一
部を酸化して酸化シリコン層５を形成する工程と、該酸
化シリコン層５をエツチングして除去することにより２
層厚を減じたポリシリコン層６を形成する工程と、該層
厚を減じたポリシリコン層６をパターニングしてゲート
電極７を形成する工程とを含む半導体装置の製造方法に
よって解決される。
本発明では、ポリシリコン層４を厚めに堆積した後ｎ型
不純物をポリシリコン層４に導入する。
不純物をポリシリコン層４に導入する。
ポリシリコン層４を厚めに堆積することにより。
ｎ型不純物導入の際、ｎ型不純物が基板にまで到達しな
いようにすることができる。
いようにすることができる。
次に、ｎ型不純物が導入されたポリシリコン層４の一部
を表面から酸化して酸化シリコン層５を形成する。酸化
シリコン層５の下にはポリシリコン層４の一部が残る。
を表面から酸化して酸化シリコン層５を形成する。酸化
シリコン層５の下にはポリシリコン層４の一部が残る。
この酸化処理の際、酸化シリコン層５中のｎ型不純物は
内部のシリコン層４側へ移動し、酸化シリコン層５中の
ｎ型不純物濃度は減少し、内部のシリコン層４中のｎ型
不純物濃度は増加する（電子情報通信学会技術研究報告
Ｖｏｌ、８７．Ｎｏ、１５５（１９８７，８，２１）参
照）。
内部のシリコン層４側へ移動し、酸化シリコン層５中の
ｎ型不純物濃度は減少し、内部のシリコン層４中のｎ型
不純物濃度は増加する（電子情報通信学会技術研究報告
Ｖｏｌ、８７．Ｎｏ、１５５（１９８７，８，２１）参
照）。
したがって、酸化シリコン層５をエツチングして除去す
れば、ｎ型不純物濃度が増加し層厚を減じたポリシリコ
ン層６が形成される。
れば、ｎ型不純物濃度が増加し層厚を減じたポリシリコ
ン層６が形成される。
この層厚を減じたポリシリコン層６をパターニングして
ゲート電極７を形成すれば、導電率が大きく層厚の薄い
ゲート電極７が形成できて目的が達せられる。
ゲート電極７を形成すれば、導電率が大きく層厚の薄い
ゲート電極７が形成できて目的が達せられる。
なお、ポリシリコン層４にｐ型不純物を導入したとする
と、酸化処理の際、内部のポリシリコン層４中のｐ型不
純物が表面の酸化シリコン層５側へ移動し、内部のポリ
シリコン層４中のｐ型不純物濃度が減少するので８ 目
的を遠戚することができない。
と、酸化処理の際、内部のポリシリコン層４中のｐ型不
純物が表面の酸化シリコン層５側へ移動し、内部のポリ
シリコン層４中のｐ型不純物濃度が減少するので８ 目
的を遠戚することができない。
第１図（ａ）乃至（ｄ）は本発明の実施例の製造工程を
説明するための断面図で、１は半導体基板であってシリ
コン基板、２はフィールド酸化膜。
説明するための断面図で、１は半導体基板であってシリ
コン基板、２はフィールド酸化膜。
３は絶縁膜であってゲート酸化膜、４はポリシリコン層
、５は酸化シリコン層、６は層厚を減じたポリシリコン
層、７はゲート電極を表す。
、５は酸化シリコン層、６は層厚を減じたポリシリコン
層、７はゲート電極を表す。
以下、第１図（ａ）乃至（ｄ）を参照しながら本発明の
実施例について説明する。
実施例について説明する。
第１図（ａ）参照
フィールド酸化膜２の形成されたシリコン基板ｌをドラ
イ酸化して厚さ３０ｎｍのゲート酸化膜３を形成する。
イ酸化して厚さ３０ｎｍのゲート酸化膜３を形成する。
その上に、化学気相堆積（ＣＶＤ）法により厚さ２００
ｎ−のポリシリコン層４を形成する。
ｎ−のポリシリコン層４を形成する。
全面に砒素（Ａｓ）を加速電圧２５ｋｅＶでイオン注入
する。ドーズ量はｌＸｌ０Ｉ６箇ｃｍ−”である。
する。ドーズ量はｌＸｌ０Ｉ６箇ｃｍ−”である。
第１図（ｂ）参照
ポリシリコン層４の一部をウェット酸化して厚さ約２０
０ｎｍの酸化シリコン層５を形成する。酸化シリコン層
５の下には厚さ約１１００ｎのポリシリコン層が残る。
０ｎｍの酸化シリコン層５を形成する。酸化シリコン層
５の下には厚さ約１１００ｎのポリシリコン層が残る。
この酸化処理の際、 Ａｓをほとんど全部表面側の酸化
シリコン層５から内部のポリシリコン層へ移動する（下
記参照）。
シリコン層５から内部のポリシリコン層へ移動する（下
記参照）。
電子情報通信学会技術研究報告Ｖｏｌ、８７． Ｎｏ、
１５５（１９８７，８，２１）によれば、絶縁膜上に
形成されたポリシリコン層の初期膜厚をり、、Ａｓのド
ーズ量をφ（箇ｃｍ−２） 、最終膜厚をｈとすると、
最終膜厚り中のＡｓ濃度ｎ（箇ｃｍ−３）は次式で与え
られる。
１５５（１９８７，８，２１）によれば、絶縁膜上に
形成されたポリシリコン層の初期膜厚をり、、Ａｓのド
ーズ量をφ（箇ｃｍ−２） 、最終膜厚をｈとすると、
最終膜厚り中のＡｓ濃度ｎ（箇ｃｍ−３）は次式で与え
られる。
ｎ＝（φ／ｈｏ ） （ｈ／ｈｏ ）””ここで
１ｍは偏析係数で５０乃至１００である。従って、上式
は次のように近似される。
１ｍは偏析係数で５０乃至１００である。従って、上式
は次のように近似される。
ｎ＝（φ／ｈ）
この式は酸化されずに残っている内部のポリシリコン層
にドーズされたＡｓが全部移動していることを示してい
る。
にドーズされたＡｓが全部移動していることを示してい
る。
従って２層厚を減じたポリシリコン層６の厚さとその中
のＡｓｉ／１度が予め設定されておれば、それに応じて
Ａｓのドーズ量を決めることができる。
のＡｓｉ／１度が予め設定されておれば、それに応じて
Ａｓのドーズ量を決めることができる。
第１図（Ｃ）参照
希ぶつ酸で酸化シリコン層５をエツチングして除去し１
層厚を滅じたポリシリコン層６を形成する。この層厚を
滅じたポリシリコン層６の層厚は１１００ｎであり、そ
こには上式により１０１１箇ｃｍ−’のＡｓが導入され
ている。
層厚を滅じたポリシリコン層６を形成する。この層厚を
滅じたポリシリコン層６の層厚は１１００ｎであり、そ
こには上式により１０１１箇ｃｍ−’のＡｓが導入され
ている。
第１図（ｄ）参照
層厚を減じたポリシリコン層６をパターニングしてゲー
ト電極７を形成する。
ト電極７を形成する。
この後のプロセスは２通常知られた方法によりソース・
ドレインを形成してＭＯ３Ｉ−ランジスタを完成する。
ドレインを形成してＭＯ３Ｉ−ランジスタを完成する。
なお１本発明の方法は、半導体基板上に極く薄いポリシ
リコン導体層を作る際にも有効に応用することができる
。
リコン導体層を作る際にも有効に応用することができる
。
以上説明した様に１本発明によれば、不純物を導入した
ポリシリコンの極めて薄いゲート電極を形成することが
できる。
ポリシリコンの極めて薄いゲート電極を形成することが
できる。
本発明は高集積回路の形成に寄与するところが大きい。
第１図（ａ）乃至（ｄ）は実施例で、製造工程を説明す
るための断面図である。 図において。 ■は半導体基板であってシリコン基板。 ２はフィールド酸化膜。 ３は絶縁膜であってゲート酸化膜。 ４はポリシリコン層。 ５は酸化シリコン層。 ６は層厚を減じたポリシリコン層。 ７はゲート電極
るための断面図である。 図において。 ■は半導体基板であってシリコン基板。 ２はフィールド酸化膜。 ３は絶縁膜であってゲート酸化膜。 ４はポリシリコン層。 ５は酸化シリコン層。 ６は層厚を減じたポリシリコン層。 ７はゲート電極
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に形成された絶縁膜（３）上にポリ
シリコン層（４）を形成する工程と、該ポリシリコン層
（４）にｎ型不純物を導入した後該ポリシリコン層（４
）の一部を酸化して酸化シリコン層（５）を形成する工
程と、 該酸化シリコン層（５）をエッチングして除去すること
により、層厚を減じたポリシリコン層（６）を形成する
工程と、 該層厚を減じたポリシリコン層（６）をパターニングし
てゲート電極（７）を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17036489A JPH0335562A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17036489A JPH0335562A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335562A true JPH0335562A (ja) | 1991-02-15 |
Family
ID=15903568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17036489A Pending JPH0335562A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137976A (en) * | 1994-02-08 | 2000-10-24 | Research Laboratories Of Australia Pty Ltd. | Image formation apparatus using a liquid developing agent |
-
1989
- 1989-06-30 JP JP17036489A patent/JPH0335562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137976A (en) * | 1994-02-08 | 2000-10-24 | Research Laboratories Of Australia Pty Ltd. | Image formation apparatus using a liquid developing agent |
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