JPH033358A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH033358A JPH033358A JP1138462A JP13846289A JPH033358A JP H033358 A JPH033358 A JP H033358A JP 1138462 A JP1138462 A JP 1138462A JP 13846289 A JP13846289 A JP 13846289A JP H033358 A JPH033358 A JP H033358A
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- thyristor
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- 238000005859 coupling reaction Methods 0.000 claims abstract description 17
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- 238000002955 isolation Methods 0.000 claims description 19
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Landscapes
- Shift Register Type Memory (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は回路の簡略化、プロセスの簡単化によってコス
トの低減を可能にするシフトレジスタに関するものであ
る。
トの低減を可能にするシフトレジスタに関するものであ
る。
従来の技術
デイスプレィ、プリンタ等において耐圧が高く、ドライ
ブ能力が大きいシフトレジスタが求められている。バイ
ポーラＩＣで構成したシフトレジスタとして、代表的な
ものに、フリップフロップ回路を縦列接続してなるシフ
トレジスタがある。このシフトレジスタは、耐圧、ドラ
イブ能力の面で、優れているが、１段当り十数価のトラ
ンジスタを必要とする為、多段のシフトレジスタを構成
する場合、回路が複雑になり、素子間で高精度のマッチ
ップを必要とする。
ブ能力が大きいシフトレジスタが求められている。バイ
ポーラＩＣで構成したシフトレジスタとして、代表的な
ものに、フリップフロップ回路を縦列接続してなるシフ
トレジスタがある。このシフトレジスタは、耐圧、ドラ
イブ能力の面で、優れているが、１段当り十数価のトラ
ンジスタを必要とする為、多段のシフトレジスタを構成
する場合、回路が複雑になり、素子間で高精度のマッチ
ップを必要とする。
発明が解決しようとする課題
シフトレジスタをＩＣ化する際、プロセスにエピタキシ
ャルプレーナー法が用いられる。エピタキシャルプレー
ナー法は、トランジスタ素子に電流増幅率が８０以上の
良好な素子が得られる反面、エピタキシャル成長工程を
必要とする為、通常のバイポーラＩＣの場合、９枚のマ
スクを必要とし、工程面でのコストの低減は困難である
。一方、三重拡散法を用いた場合、エピタキシャル成長
を必要とせず、三重の不純物拡散工程で素子を形成する
為、必要なマスク枚数は６枚であり、工程面のコスト減
が期待できる反面、基板への漏れ電流が大で、ＰＮＰ素
子の電流増幅率が悪く、コレクタ電流が１ｍＡで、電流
増幅率は４〜６程度しかない。更に、三重拡散法を使用
した場合、トランジスタ素子の性能のばらつきが大きく
、多数の素子でシフトレジスタを形成するのは困難であ
る。その為、三重拡散法を用いた場合では、安定に動作
するシフトレジスタを形成するのは難しい。又、通常の
フリップフロップ回路でシフトレジスタを構成した場合
、回路規模が大きくなり、コスト高になる。
ャルプレーナー法が用いられる。エピタキシャルプレー
ナー法は、トランジスタ素子に電流増幅率が８０以上の
良好な素子が得られる反面、エピタキシャル成長工程を
必要とする為、通常のバイポーラＩＣの場合、９枚のマ
スクを必要とし、工程面でのコストの低減は困難である
。一方、三重拡散法を用いた場合、エピタキシャル成長
を必要とせず、三重の不純物拡散工程で素子を形成する
為、必要なマスク枚数は６枚であり、工程面のコスト減
が期待できる反面、基板への漏れ電流が大で、ＰＮＰ素
子の電流増幅率が悪く、コレクタ電流が１ｍＡで、電流
増幅率は４〜６程度しかない。更に、三重拡散法を使用
した場合、トランジスタ素子の性能のばらつきが大きく
、多数の素子でシフトレジスタを形成するのは困難であ
る。その為、三重拡散法を用いた場合では、安定に動作
するシフトレジスタを形成するのは難しい。又、通常の
フリップフロップ回路でシフトレジスタを構成した場合
、回路規模が大きくなり、コスト高になる。
課題を解決するための手段
上記課題を解決するために、本発明のシフトレジスタは
、プロセスに三重拡散法を用い、サイリスタを形成し、
このサイリスタを段間結合トランジスタで、縦列接続し
た回路で構成されたものである。
、プロセスに三重拡散法を用い、サイリスタを形成し、
このサイリスタを段間結合トランジスタで、縦列接続し
た回路で構成されたものである。
作用
本発明は、上記した構成によって、チップコストを低減
することが可能になる。サイリスタによるシフトレジス
タは、基本的にサイリスタの“オン”状態、“オフ”状
態の２状態の自己保持機能を利用している。一方、サイ
リスタを等価回路的に、ＰＮＰ素子とＮＰＮ素子を夫々
、相互のベースとコレクタを接続した素子と見た場合、
ＰＮＰとＮＰＮの電流増幅率ｈＦＥの積が、３以上であ
れば、サイリスタ動作が可能である。したがって、ＰＮ
Ｐの電流増幅率が低くても、サイリスタとして動作させ
る場合は、全く支障がなく、サイリスタによるシフトレ
ジスタを走査させることができる。このシフトレジスタ
は、プロセスが簡単な三重拡散法で形成できると同時に
シフトレジスタ回路が簡単で、チップ面積が縮小できる
為、チップコストが低減できる。
することが可能になる。サイリスタによるシフトレジス
タは、基本的にサイリスタの“オン”状態、“オフ”状
態の２状態の自己保持機能を利用している。一方、サイ
リスタを等価回路的に、ＰＮＰ素子とＮＰＮ素子を夫々
、相互のベースとコレクタを接続した素子と見た場合、
ＰＮＰとＮＰＮの電流増幅率ｈＦＥの積が、３以上であ
れば、サイリスタ動作が可能である。したがって、ＰＮ
Ｐの電流増幅率が低くても、サイリスタとして動作させ
る場合は、全く支障がなく、サイリスタによるシフトレ
ジスタを走査させることができる。このシフトレジスタ
は、プロセスが簡単な三重拡散法で形成できると同時に
シフトレジスタ回路が簡単で、チップ面積が縮小できる
為、チップコストが低減できる。
実施例
以下本発明のシフトレジスタの一実施例について図面を
参照しながら説明する。
参照しながら説明する。
第１図は、本発明の一実施例におけるシフトレジスタの
平面図である。Ｓ、のＰ型基板上に素子を形成して構成
している。ｌａ、ｌｂ、〜１ｄは、段間結合ＮＰＮ ）
ランリスクであり、２ａ、２ｂ。
平面図である。Ｓ、のＰ型基板上に素子を形成して構成
している。ｌａ、ｌｂ、〜１ｄは、段間結合ＮＰＮ ）
ランリスクであり、２ａ、２ｂ。
〜２ｄは、サイリスタである。２ａのサイリスタのＮゲ
ートは、１ａのＮＰＮトランジスタのコレクタと、ジャ
ンパ４ａと、抵抗５ａに、アルミで結線されている。２
ａのサイリスタのカソードは、１ｂのＮＰＮ）ランリス
クのエミッタと、ジャンパ３ａにアルミで結線されてい
て、３ａを通ってクロック入力線６に接続されている。
ートは、１ａのＮＰＮトランジスタのコレクタと、ジャ
ンパ４ａと、抵抗５ａに、アルミで結線されている。２
ａのサイリスタのカソードは、１ｂのＮＰＮ）ランリス
クのエミッタと、ジャンパ３ａにアルミで結線されてい
て、３ａを通ってクロック入力線６に接続されている。
又、２ａのサイリスタのＰゲートは１ｂのトランジスタ
のベースにアルミで結線されている。同様に、２ｂのサ
イリスタも、１ｂのＮＰＮ ）ランリスク、ＩＣのＮＰ
Ｎ ）ランリスクに結線されているが、カソードは、ジ
ャンパ３ｂを通ってクロック入力綿７に接続されている
。以下同様に、２Ｃのサイリスタのカソードは、ジャン
パ３Ｃを通うてクロック人力線６に、２ｄのサイリスタ
のカソードは、ジャンパ３ｄを通ってクロック入力線７
に、各々接続されている。３ａ、３ｃは、クロック入力
線６に接続する為のジャンパであり、３ｂ、３ｄは、ク
ロック人力線７に接続する為のジャンパである。
のベースにアルミで結線されている。同様に、２ｂのサ
イリスタも、１ｂのＮＰＮ ）ランリスク、ＩＣのＮＰ
Ｎ ）ランリスクに結線されているが、カソードは、ジ
ャンパ３ｂを通ってクロック入力綿７に接続されている
。以下同様に、２Ｃのサイリスタのカソードは、ジャン
パ３Ｃを通うてクロック人力線６に、２ｄのサイリスタ
のカソードは、ジャンパ３ｄを通ってクロック入力線７
に、各々接続されている。３ａ、３ｃは、クロック入力
線６に接続する為のジャンパであり、３ｂ、３ｄは、ク
ロック人力線７に接続する為のジャンパである。
４ａ、４ｂ、〜４ｄは、サイリスタのＮゲート出力電圧
を外部へ出力する為のジャンパである。５ａ、５ｂ、〜
５ｄは、負荷抵抗であり、片方はＶＣＣ線９に、もう片
方はＮＰＮ ）ランリスク１のコレクタとサイリスタ２
のＮゲートに接続されている。６．７はクロック人力線
、９は、■ＣＣ線である。８は、サイリスタのアノード
バイアス源と、サイリスタのアノードを結線する為の、
アノ−ドバイアス供給線である。以上の様に構成された
シフトレジスタの動、作については、後に、第５図のシ
フトレジスタの回路図、第６図のシフトレジスタのタイ
ミングチャート図を使用して、詳しく説明をする。
を外部へ出力する為のジャンパである。５ａ、５ｂ、〜
５ｄは、負荷抵抗であり、片方はＶＣＣ線９に、もう片
方はＮＰＮ ）ランリスク１のコレクタとサイリスタ２
のＮゲートに接続されている。６．７はクロック人力線
、９は、■ＣＣ線である。８は、サイリスタのアノード
バイアス源と、サイリスタのアノードを結線する為の、
アノ−ドバイアス供給線である。以上の様に構成された
シフトレジスタの動、作については、後に、第５図のシ
フトレジスタの回路図、第６図のシフトレジスタのタイ
ミングチャート図を使用して、詳しく説明をする。
第２図は、このシフトレジスタで使用したサイリスタの
平面図であり、第３図は、断面図である。
平面図であり、第３図は、断面図である。
以下、第２図及び第３図を用いてサイリスタの構造を説
明する。１６はＰ型のＳｉ基板であり、この基板上に、
不純物を拡散して素子を形成している。
明する。１６はＰ型のＳｉ基板であり、この基板上に、
不純物を拡散して素子を形成している。
１７は酸化膜層で、１４は深いＮ形層を拡散して形成し
た分離領域である。１０は分離領域内に浅いＰ形層を拡
散して形成したサイリスタのアノード領域であり、１１
は分離領域内に浅いＰ形層を拡散して形成したサイリス
タのＰゲート領域である。又、１２はＰゲート領域内に
浅いＮ形層を拡散して形成したカソード領域であり、１
３は分離領域内に浅いＮ形層を拡散して形成したＮゲー
ト８ｉ域である。
た分離領域である。１０は分離領域内に浅いＰ形層を拡
散して形成したサイリスタのアノード領域であり、１１
は分離領域内に浅いＰ形層を拡散して形成したサイリス
タのＰゲート領域である。又、１２はＰゲート領域内に
浅いＮ形層を拡散して形成したカソード領域であり、１
３は分離領域内に浅いＮ形層を拡散して形成したＮゲー
ト８ｉ域である。
又、１５ａ、１５ｂ、 〜１５ｄは、サイリスタの各々
の領域と、アルミ配線とのコンタクトを取る為のコンタ
クト穴である。１５ａはＮゲート９Ｍ域、１５ｂは、カ
ソード領域、１５ｃはＰゲート領域、１５ｄはアノード
領域内に、各々形成されている。以上の様に構成された
サイリスタについて、以下、第３図及び第４図を用いて
その動作を説明する。
の領域と、アルミ配線とのコンタクトを取る為のコンタ
クト穴である。１５ａはＮゲート９Ｍ域、１５ｂは、カ
ソード領域、１５ｃはＰゲート領域、１５ｄはアノード
領域内に、各々形成されている。以上の様に構成された
サイリスタについて、以下、第３図及び第４図を用いて
その動作を説明する。
第４図は、ＰＮＰとＮＰＮを用いて表したサイリスタの
等価回路図である。サイリスタは、Ｐ−Ｎ−Ｐ−Ｎ構造
をもつが、第４図に示すように、ＰＮＰ トランジスタ
１８と、ＮＰＮ ）ランリスク１９の、コレクタとベー
スを、各々互いに接続した構造をしていると考えられる
。２０はアノードであり、２１はカソードである。２２
はＮゲートであり、２３はＰゲートである。このＰＮＰ
）ランリスク１８は、第３図のアノード領域１０と分
離領域１４とＰゲート領域１１で形成される横形Ｐ−Ｎ
−Ｐ構造を表しており、ＮＰＮ ）ランリスク１９は、
カソード領域１２とＰゲート領域１１と分離領域１４で
形成されるＮ−Ｐ−Ｎ構造を表している。最初に、サイ
リスタのＯＦＦ状態を考える。ＰＮＰトランジスタ１８
がＯＦＦの場合、ＰＮＰのコレクタ電流は流れず、ＮＰ
Ｎトランジスタ１９のベースには電流は流れない。
等価回路図である。サイリスタは、Ｐ−Ｎ−Ｐ−Ｎ構造
をもつが、第４図に示すように、ＰＮＰ トランジスタ
１８と、ＮＰＮ ）ランリスク１９の、コレクタとベー
スを、各々互いに接続した構造をしていると考えられる
。２０はアノードであり、２１はカソードである。２２
はＮゲートであり、２３はＰゲートである。このＰＮＰ
）ランリスク１８は、第３図のアノード領域１０と分
離領域１４とＰゲート領域１１で形成される横形Ｐ−Ｎ
−Ｐ構造を表しており、ＮＰＮ ）ランリスク１９は、
カソード領域１２とＰゲート領域１１と分離領域１４で
形成されるＮ−Ｐ−Ｎ構造を表している。最初に、サイ
リスタのＯＦＦ状態を考える。ＰＮＰトランジスタ１８
がＯＦＦの場合、ＰＮＰのコレクタ電流は流れず、ＮＰ
Ｎトランジスタ１９のベースには電流は流れない。
よってＮＰＮもＯＦＦ状態にあり、コレクタ電流が流れ
ず、ＰＮＰのベース電流が流れないから帰還がかかって
ＰＮＰもＯＦＦ状態を保ちつづける。
ず、ＰＮＰのベース電流が流れないから帰還がかかって
ＰＮＰもＯＦＦ状態を保ちつづける。
次にサイリスタのＯＮ状態を考える。ＰＮＰトランジス
タ１８がＯＮの場合、ＰＮＰのコレクタ電流が流れ、Ｎ
ＰＮ ）ランリスク１９のベースに電流が流れる。よっ
てＮＰＮもＯＮ状態にあり、コレクタ電流が流れるので
、ＰＮＰのベース電流が流れ帰還がかかってＰＮＰもＯ
Ｎ状態を保ちつづける。
タ１８がＯＮの場合、ＰＮＰのコレクタ電流が流れ、Ｎ
ＰＮ ）ランリスク１９のベースに電流が流れる。よっ
てＮＰＮもＯＮ状態にあり、コレクタ電流が流れるので
、ＰＮＰのベース電流が流れ帰還がかかってＰＮＰもＯ
Ｎ状態を保ちつづける。
以上の様な動作機構により、サイリスタは０Ｎ１０ＦＦ
状態の自己保持機能を有する。
状態の自己保持機能を有する。
第５図は、このサイリスタを使用したシフトレジスタの
回路図である。第５図において、２４ａは読み取り開始
信号ＳＴをＮＰＮ ）ランリスク２４ｂとＰＮＰ ）ラ
ンリスク２４ｃを用いて等価回路的に表した入力バッフ
ァ用サイリスタに伝達する人力結合トランジスタである
。ＮＰＮ ）ランリスク２５ａ、２５ｂ、 〜２５ｅ、
ＰＮＰ トランジスタ２６ａ、２６ｂ、〜２６ｅは夫々
、相互のベースとコレクタが接続されていてサイリスタ
を等価回路的に表している。このサイリスタは、第１図
のサイリスタ２に相当する。ＮＰＮ ）ランリスク２７
ａ、２７ｂ〜２７ｆは本殿の導通状態を検知して次段の
サイリスタへ伝達する段間の結合トランジスタであり、
第１図のトランジスタ１に相当する。抵抗２８ａ、２８
ｂ。
回路図である。第５図において、２４ａは読み取り開始
信号ＳＴをＮＰＮ ）ランリスク２４ｂとＰＮＰ ）ラ
ンリスク２４ｃを用いて等価回路的に表した入力バッフ
ァ用サイリスタに伝達する人力結合トランジスタである
。ＮＰＮ ）ランリスク２５ａ、２５ｂ、 〜２５ｅ、
ＰＮＰ トランジスタ２６ａ、２６ｂ、〜２６ｅは夫々
、相互のベースとコレクタが接続されていてサイリスタ
を等価回路的に表している。このサイリスタは、第１図
のサイリスタ２に相当する。ＮＰＮ ）ランリスク２７
ａ、２７ｂ〜２７ｆは本殿の導通状態を検知して次段の
サイリスタへ伝達する段間の結合トランジスタであり、
第１図のトランジスタ１に相当する。抵抗２８ａ、２８
ｂ。
〜２８ｅは結合トランジスタの負荷抵抗である。この負
荷抵抗は、第１図の負荷抵抗５に相当する。
荷抵抗は、第１図の負荷抵抗５に相当する。
３３はサイリスタのアノード電圧を発生する内部バイア
ス源である。３１．３２は夫々、２相クロツクの入力端
子であって、３１は奇数段のサイリスタのカソードに、
３２は偶数段のサイリスタのカソードに接続されている
。この端子と、サイリスタのカソードを接続する線は、
第１図のクロック入力線に相当する。ＳＴは走査開始信
号の入力端子であり、Ｓｌはシフトレジスタを直列接続
するとき、前段のシフトレジスタの拡張端子（ＥＸＴ）
を接続する入力端子である。ＮＰＮ ）ランリスク２９
ａとＰＮＰ）ランリスク２９ｂにより、等価回路的に表
されたサイリスタ、３０ａ、３０ｂの抵抗からなる回路
は、終端処理回路であり、最終のシフトレジスタのＥＸ
Ｔ端子をＴ端子に接続して、最終信号の安定化を図る為
のものである。３４ａ、３４ｂ、〜３４ｅは、このシフ
トレジスタの出力端子で、サイリスタのＮゲートに接続
されている。以上の様に構成されたシフトレジスタにつ
いて、以下第５図及び、第６図を用いてその動作を説明
する。
ス源である。３１．３２は夫々、２相クロツクの入力端
子であって、３１は奇数段のサイリスタのカソードに、
３２は偶数段のサイリスタのカソードに接続されている
。この端子と、サイリスタのカソードを接続する線は、
第１図のクロック入力線に相当する。ＳＴは走査開始信
号の入力端子であり、Ｓｌはシフトレジスタを直列接続
するとき、前段のシフトレジスタの拡張端子（ＥＸＴ）
を接続する入力端子である。ＮＰＮ ）ランリスク２９
ａとＰＮＰ）ランリスク２９ｂにより、等価回路的に表
されたサイリスタ、３０ａ、３０ｂの抵抗からなる回路
は、終端処理回路であり、最終のシフトレジスタのＥＸ
Ｔ端子をＴ端子に接続して、最終信号の安定化を図る為
のものである。３４ａ、３４ｂ、〜３４ｅは、このシフ
トレジスタの出力端子で、サイリスタのＮゲートに接続
されている。以上の様に構成されたシフトレジスタにつ
いて、以下第５図及び、第６図を用いてその動作を説明
する。
まず第６図は本シフトレジスタのタイミングチャートを
示すものである。まず第６図（ａ）に示す様にＳＴ端子
に“Ｈ１１レベルのパルスが入力されると、入力バッフ
ァ用サイリスタのゲート電極は°“Ｌ″になり、この状
態でサイリスタのカソードが“Ｌ”つまりクロックφ２
が“Ｌ″であれば、このサイリスタは導通状態は保持さ
れる。この状態を第６図（ｄ）に示す。第６図（ｄ）の
“Ｈ”レベルは、サイリスタがＯＮ状態を表している。
示すものである。まず第６図（ａ）に示す様にＳＴ端子
に“Ｈ１１レベルのパルスが入力されると、入力バッフ
ァ用サイリスタのゲート電極は°“Ｌ″になり、この状
態でサイリスタのカソードが“Ｌ”つまりクロックφ２
が“Ｌ″であれば、このサイリスタは導通状態は保持さ
れる。この状態を第６図（ｄ）に示す。第６図（ｄ）の
“Ｈ”レベルは、サイリスタがＯＮ状態を表している。
入力バッファ用サイリスタが導通状態であれば、段間の
結合トランジスタ２７ａを通じて、第１段のサイリスタ
のＮゲート出力端子３４ａの電圧はクロックφｌの状態
によらずＬ”になる。その後、クロックφ１が“Ｌ Ｉ
Ｉになると、第１段のサイリスタは、Ｎゲート電圧が′
Ｌ”′である為、導通状態となり、結果的に、Ｎゲート
出力電圧は°“Ｌ ＋＋のまま保持される。この状態を
第６図（ｅ）に示す。このときφ２が“Ｈ＋＋になる為
、大力バッファ用サイリスタはカソードが“Ｈ“°にな
り、第６図（ｄ）に示す様にＯＦＦ状態になる。又、第
１段のサイリスタが、ＯＮ状態で、φ１が“°Ｌ°゛で
あれば、第１段と第２段の股間結合トランジスタを通じ
て第２段のＮゲート出力端子３４ｂの電圧は°“Ｌ １
１になる。その後、クロックφ２が“Ｌ”になると、第
２段のサイリスタは、Ｎゲート電圧が“１．１１である
為、導通状態になり、Ｎゲート出力電圧は“Ｌ”のまま
保持される。この状態を第６図（ｆ）に示す。以下同様
の動作を前段、次段のサイリスタでくり返して、第６図
（ｅ）〜（５）に示す様に、出力端子３４ａから３４ｄ
に、“Ｌ″状態順次シフトして、シフトレジスタとして
動作する。ここで、第６図（ｅ）〜（５）は、出力端子
３４ａ〜３４ｄの出力電圧を示している。第７図は、本
発明の第２の実施例におけるシフトレジスタで使用した
、サイリスタと段間結合ＮＰＮ トランジスタを同−分
ＭＳ！域に形成した素子の平面図である。又、第８図は
、この素子の断面図である。以下、第７図及び第８図を
用いてこの素子の構造を説明する。４３はＰ型のＳ五基
板であり、この基板上に不純物を拡散して素子を形成し
ている。
結合トランジスタ２７ａを通じて、第１段のサイリスタ
のＮゲート出力端子３４ａの電圧はクロックφｌの状態
によらずＬ”になる。その後、クロックφ１が“Ｌ Ｉ
Ｉになると、第１段のサイリスタは、Ｎゲート電圧が′
Ｌ”′である為、導通状態となり、結果的に、Ｎゲート
出力電圧は°“Ｌ ＋＋のまま保持される。この状態を
第６図（ｅ）に示す。このときφ２が“Ｈ＋＋になる為
、大力バッファ用サイリスタはカソードが“Ｈ“°にな
り、第６図（ｄ）に示す様にＯＦＦ状態になる。又、第
１段のサイリスタが、ＯＮ状態で、φ１が“°Ｌ°゛で
あれば、第１段と第２段の股間結合トランジスタを通じ
て第２段のＮゲート出力端子３４ｂの電圧は°“Ｌ １
１になる。その後、クロックφ２が“Ｌ”になると、第
２段のサイリスタは、Ｎゲート電圧が“１．１１である
為、導通状態になり、Ｎゲート出力電圧は“Ｌ”のまま
保持される。この状態を第６図（ｆ）に示す。以下同様
の動作を前段、次段のサイリスタでくり返して、第６図
（ｅ）〜（５）に示す様に、出力端子３４ａから３４ｄ
に、“Ｌ″状態順次シフトして、シフトレジスタとして
動作する。ここで、第６図（ｅ）〜（５）は、出力端子
３４ａ〜３４ｄの出力電圧を示している。第７図は、本
発明の第２の実施例におけるシフトレジスタで使用した
、サイリスタと段間結合ＮＰＮ トランジスタを同−分
ＭＳ！域に形成した素子の平面図である。又、第８図は
、この素子の断面図である。以下、第７図及び第８図を
用いてこの素子の構造を説明する。４３はＰ型のＳ五基
板であり、この基板上に不純物を拡散して素子を形成し
ている。
４４は酸化膜層で、４１は、深いＮ形層を拡散して形成
した分離領域である。３５は、分離領域内に浅いＰ形層
を拡散して形成したサイリスタのアノード領域であり、
３６は、分離領域内に浅いＰ形層を拡散して形成したサ
イリスタのＰゲート領域である。
した分離領域である。３５は、分離領域内に浅いＰ形層
を拡散して形成したサイリスタのアノード領域であり、
３６は、分離領域内に浅いＰ形層を拡散して形成したサ
イリスタのＰゲート領域である。
又、３７は、Ｐゲート６Ｎ域内に浅いＮ形層を拡散して
形成したカソード領域である。３９は、分！ＩｆＩ ｆ
ｉＩ域内に浅いＰ形層を拡散して形成したＮＰＮのベー
ス領域であり、４０は、ベース領域内に浅いＮ形層を拡
散して形成したエミッタ領域である。ところで、３８は
、浅いＮ形層を拡散したサイリスタのＮゲートＳ！域で
あるが、同時に段間結合トランジスタの」レクタ領域に
もなっている。このシフトレジスタにおいて、サイリス
タのＮゲートと段間結合ＮＰＮ トランジスタのコレク
タは、結線されている。しかも、どちらもＮ形層である
ので、この２素子を同一分離領域に形成した場合、Ｎゲ
ートとコレクタは、同一のＮの拡散層で形成することが
できる。この素子を使用することにより、シフトレジス
タの面積を少なくすることが出来、さらにチップコスト
を低減することができる。４２ａ。
形成したカソード領域である。３９は、分！ＩｆＩ ｆ
ｉＩ域内に浅いＰ形層を拡散して形成したＮＰＮのベー
ス領域であり、４０は、ベース領域内に浅いＮ形層を拡
散して形成したエミッタ領域である。ところで、３８は
、浅いＮ形層を拡散したサイリスタのＮゲートＳ！域で
あるが、同時に段間結合トランジスタの」レクタ領域に
もなっている。このシフトレジスタにおいて、サイリス
タのＮゲートと段間結合ＮＰＮ トランジスタのコレク
タは、結線されている。しかも、どちらもＮ形層である
ので、この２素子を同一分離領域に形成した場合、Ｎゲ
ートとコレクタは、同一のＮの拡散層で形成することが
できる。この素子を使用することにより、シフトレジス
タの面積を少なくすることが出来、さらにチップコスト
を低減することができる。４２ａ。
４２ｂ、〜４２ｆは、この素子の各領域と、Ａ２配線と
のコンタクトを取る為のコンタクト穴である。
のコンタクトを取る為のコンタクト穴である。
本実施例は、第１の実施例と比べて、サイリスタと段間
結合ＮＰＮトランジスタを、同一の分離領域に形成した
点で異なるのみで、基本的な回路構成、動作モードは、
第１の実施例と同じである。
結合ＮＰＮトランジスタを、同一の分離領域に形成した
点で異なるのみで、基本的な回路構成、動作モードは、
第１の実施例と同じである。
発明の効果
以上の説明から、本発明は、プロセスに三重拡散法を用
い、サイリスタを形成し、このサイリスタを段間結合ト
ランジスタで縦列接続した回路により、コストを低減す
ることのできるシフトレジスタを形成することが可能に
なる。
い、サイリスタを形成し、このサイリスタを段間結合ト
ランジスタで縦列接続した回路により、コストを低減す
ることのできるシフトレジスタを形成することが可能に
なる。
第１図は、本発明の一実施例におけるシフトレジスタの
平面図、第２図は、このシフトレジスタで使用したサイ
リスタの平面図、第３図は、その断面図、第４図は、そ
の等価回路図、第５図は、このシフトレジスタの回路図
、第６図は、その動作タイミングチャート、第７図は、
本発明の第２の実施例におけるシフトレジスタで使用し
た、サイリスタと段間結合ＮＰＮ トランジスタを同一
分離領域に形成した素子の平面図、第８図はその断面図
である。 １・・・・・・ＮＰＮ ）ランリスタ、２・・・・・・
サイリスタ、３．４・・・・・・ジャンパ、５・・・・
・・負荷抵抗、６，７・・・・・・クロック入力線、８
・・・・・・アノードバイアス供給線、９・・・・・・
ＶＣＣＬＩＯ・・・・・・アノード領域、１１・・・・
・・ＰゲーＨｆｆ域、１２・・・・・・カソード領域、
１３・・・・・・Ｎゲート領域、１４・・・・・・分離
領域、１５・・・・・・コンタクト穴、１６・・・・・
・Ｐ型基板、１７・・・・・・酸化膜層。
平面図、第２図は、このシフトレジスタで使用したサイ
リスタの平面図、第３図は、その断面図、第４図は、そ
の等価回路図、第５図は、このシフトレジスタの回路図
、第６図は、その動作タイミングチャート、第７図は、
本発明の第２の実施例におけるシフトレジスタで使用し
た、サイリスタと段間結合ＮＰＮ トランジスタを同一
分離領域に形成した素子の平面図、第８図はその断面図
である。 １・・・・・・ＮＰＮ ）ランリスタ、２・・・・・・
サイリスタ、３．４・・・・・・ジャンパ、５・・・・
・・負荷抵抗、６，７・・・・・・クロック入力線、８
・・・・・・アノードバイアス供給線、９・・・・・・
ＶＣＣＬＩＯ・・・・・・アノード領域、１１・・・・
・・ＰゲーＨｆｆ域、１２・・・・・・カソード領域、
１３・・・・・・Ｎゲート領域、１４・・・・・・分離
領域、１５・・・・・・コンタクト穴、１６・・・・・
・Ｐ型基板、１７・・・・・・酸化膜層。
Claims (4)
- （１）プロセスに三重拡散法を用い、サイリスタを形成
し、このサイリスタを段間結合トランジスタで縦列接続
したことを特徴とするシフトレジスタ。 - （２）深いＮ形層を拡散して分離領域を形成し、分離領
域上に浅いＮ形層を拡散してＮゲート領域を形成し、更
に、分類領域内に浅いＰ形層を拡散してＰゲート領域と
アノード領域を形成し、Ｐゲート領域内に浅いＮ形層を
拡散してカソード領域を形成してなる構造のサイリスタ
からなることを特徴とする請求項（１）記載のシフトレ
ジスタ。 - （３）サイリスタと段間結合トランジスタを、深いＮ形
層の拡散領域からなる同一分離領域に形成してなる素子
からなることを特徴とする請求項（１）記載のシフトレ
ジスタ。 - （４）深いＮ形層を拡散して分離領域を形成し、分離領
域内に浅いＮを拡散してＮゲート領域とコレクタ領域を
形成し、更に分離領域内に浅いＰ形層を拡散してＰゲー
ト領域とアノード領域とベース領域を形成し、Ｐゲート
領域内に浅いＮ形層を拡散してエミッタ領域を形成して
なる素子からなることを特徴とする請求項（３）記載の
シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138462A JPH033358A (ja) | 1989-05-31 | 1989-05-31 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138462A JPH033358A (ja) | 1989-05-31 | 1989-05-31 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033358A true JPH033358A (ja) | 1991-01-09 |
Family
ID=15222593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138462A Pending JPH033358A (ja) | 1989-05-31 | 1989-05-31 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9968399B2 (en) | 2009-11-17 | 2018-05-15 | Perseon Corporation | Microwave coagulation applicator and system |
| US9993294B2 (en) | 2009-11-17 | 2018-06-12 | Perseon Corporation | Microwave coagulation applicator and system with fluid injection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041465A (ja) * | 1983-08-12 | 1985-03-05 | Morinaga & Co Ltd | ビフィズス菌含有食品の製造法 |
| JPS6083860A (ja) * | 1983-10-17 | 1985-05-13 | Matsushita Electric Ind Co Ltd | サ−マルプリンタ |
-
1989
- 1989-05-31 JP JP1138462A patent/JPH033358A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041465A (ja) * | 1983-08-12 | 1985-03-05 | Morinaga & Co Ltd | ビフィズス菌含有食品の製造法 |
| JPS6083860A (ja) * | 1983-10-17 | 1985-05-13 | Matsushita Electric Ind Co Ltd | サ−マルプリンタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9968399B2 (en) | 2009-11-17 | 2018-05-15 | Perseon Corporation | Microwave coagulation applicator and system |
| US9993294B2 (en) | 2009-11-17 | 2018-06-12 | Perseon Corporation | Microwave coagulation applicator and system with fluid injection |
| US11253316B2 (en) | 2009-11-17 | 2022-02-22 | Varian Medical Systems, Inc. | Microwave coagulation applicator and system |
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