JPH0332214B2 - - Google Patents
Info
- Publication number
- JPH0332214B2 JPH0332214B2 JP61308923A JP30892386A JPH0332214B2 JP H0332214 B2 JPH0332214 B2 JP H0332214B2 JP 61308923 A JP61308923 A JP 61308923A JP 30892386 A JP30892386 A JP 30892386A JP H0332214 B2 JPH0332214 B2 JP H0332214B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- protective film
- insulating protective
- stress
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001681 protective effect Effects 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 5
- 239000010408 film Substances 0.000 description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- 238000013508 migration Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、絶縁保護膜で被覆された電極配線
の信頼性を向上した半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor device in which the reliability of electrode wiring coated with an insulating protective film is improved.
（従来の技術）
近年、半導体装置の高集積化、微細化に伴な
い、電極配線例えばアルミニウム（Al）配線の
幅は著しく狭くなつてきている。このように、
Al配線幅が狭くなると、従来から知られている
所謂エレクトロマイグレーシヨンに起因する不良
が発生する。さらに、最近ではストレスマイグレ
ーシヨンと呼ばれるAl配線の周辺部からAl配線
に作用する応力により引き起こされる不良が注目
されはじめている。以下、このストレスマイグレ
ーシヨンについて、第３図及び第４図を用いて説
明する。(Prior Art) In recent years, as semiconductor devices have become more highly integrated and miniaturized, the width of electrode wiring, such as aluminum (Al) wiring, has become significantly narrower. in this way,
When the Al wiring width becomes narrower, defects caused by so-called electromigration, which has been known in the past, occur. Furthermore, recently, a defect called stress migration, which is caused by stress acting on the Al wiring from the peripheral area of the Al wiring, has begun to attract attention. This stress migration will be explained below with reference to FIGS. 3 and 4.
第３図及び第４図は、Al配線が絶縁保護膜で
被覆された半導体装置の要部断面図である。両図
において、半導体基板１上の絶縁膜３上にAl配
線５が形成されている。このAl配線５には、そ
の表面を被覆するために薄膜形成法の一つである
CVD（chemical vapor deposition）法により、
絶縁保護膜７が形成されている。 FIGS. 3 and 4 are sectional views of essential parts of a semiconductor device in which Al wiring is covered with an insulating protective film. In both figures, an Al wiring 5 is formed on an insulating film 3 on a semiconductor substrate 1. This Al wiring 5 is coated with a thin film forming method to cover its surface.
By CVD (chemical vapor deposition) method,
An insulating protective film 7 is formed.
この絶縁保護膜７は、用いるCVD法により圧
縮応力を有する場合と、引張り応力を有する場合
がある。第３図は、絶縁保護膜７が圧縮応力を有
する場合を示しており、第４図は、絶縁保護膜７
が引張り応力を有する場合を示している。 This insulating protective film 7 may have compressive stress or tensile stress depending on the CVD method used. FIG. 3 shows the case where the insulating protective film 7 has compressive stress, and FIG. 4 shows the case where the insulating protective film 7 has compressive stress.
shows the case where has tensile stress.
第３図において、絶縁保護膜７が圧縮応力を有
する場合には、Al配線５の上部に形成された絶
縁保護膜７は、Al配線５に対して引張り力とし
て作用し、Al配線５の側部に形成された絶縁保
護膜７は、Al配線５に対して圧縮力として作用
することになる。 In FIG. 3, when the insulating protective film 7 has compressive stress, the insulating protective film 7 formed on the top of the Al wiring 5 acts as a tensile force on the Al wiring 5, and the side of the Al wiring 5 The insulating protective film 7 formed in the portion acts on the Al wiring 5 as a compressive force.
一方、第４図において、絶縁保護膜７が引張り
応力を有する場合には、Al配線５の上部に形成
された絶縁保護膜７は、Al配線５に対して圧縮
力として作用し、Al配線５の側部に形成された
絶縁保護膜７は、Al配線５に対して引張り力と
して作用することになる。 On the other hand, in FIG. 4, when the insulating protective film 7 has tensile stress, the insulating protective film 7 formed on the Al wiring 5 acts as a compressive force on the Al wiring 5, and the Al wiring 5 The insulating protective film 7 formed on the sides of the Al wiring 5 acts as a tensile force on the Al wiring 5.
このように、Al配線５を被覆するために形成
された絶縁保護膜７が、第３図に示すように圧縮
応力を有する場合にあつても、また、第４図に示
すように引張り応力を有する場合であつても、絶
縁保護膜７は、Al配線５に対して点線で示す部
分において引張り力として作用することになり、
この引張り力がストレスマイグレーシヨンの原因
となる。 In this way, even if the insulating protective film 7 formed to cover the Al wiring 5 has compressive stress as shown in FIG. 3, it also has tensile stress as shown in FIG. Even in the case where the insulating protective film 7 has a tensile force acting on the Al wiring 5 at the portion shown by the dotted line,
This tensile force causes stress migration.
（発明が解決しようとする問題点）
以上説明したように、Al配線５を被覆する絶
縁保護膜７に内在する応力は、Al配線５に対し
て引張り力として作用し、Al配線５にストレス
マイグレーシヨンを引き起こす。したがつて、こ
のストレスマイグレーシヨンにより、ボイド（亀
裂）９が、第５図Ａ及びそのＶ−Ｖ断面図である
第５図Ｂに示す如く、Al配線５に発生する。そ
して、このボイド９が成長すると、Al配線５は
断線に至り、Al配線５の開放不良を招くという
問題があつた。(Problems to be Solved by the Invention) As explained above, the stress inherent in the insulating protective film 7 covering the Al wiring 5 acts as a tensile force on the Al wiring 5, causing stress migration to occur in the Al wiring 5. cause yon. Therefore, due to this stress migration, voids (cracks) 9 are generated in the Al wiring 5, as shown in FIG. 5A and FIG. 5B, which is a cross-sectional view taken along the line V-V. Then, when the void 9 grows, the Al wiring 5 becomes disconnected, resulting in a problem of open failure of the Al wiring 5.
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、電極配線に
作用する引張り力を緩和することにより、電極配
線におけるボイドの発生を抑制して、電極配線の
信頼性を向上した半導体装置を提供することにあ
る。 The present invention has been made in view of the above, and its purpose is to suppress the generation of voids in the electrode wiring by relieving the tensile force acting on the electrode wiring. An object of the present invention is to provide a semiconductor device with improved reliability.
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、半導
体基板上に形成された電極配線の側部を被覆する
ように圧縮応力を有する絶縁保護膜を形成し、前
記電極配線の上部を被覆するように引張り応力を
有する絶縁保護膜を形成したことを特徴とする。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention provides an insulating protection having compressive stress so as to cover the sides of electrode wiring formed on a semiconductor substrate. A film is formed, and an insulating protective film having tensile stress is formed to cover the upper part of the electrode wiring.
（作用）
この発明の半導体装置にあつては、電極配線の
側部を被覆するように形成された圧縮応力を有す
る絶縁保護膜及び、電極配線の上部を被覆するよ
うに形成された引張り応力を有する絶縁保護膜
は、電極配線に対して圧縮力として作用する。(Function) In the semiconductor device of the present invention, an insulating protective film having compressive stress is formed to cover the side portions of the electrode wiring, and a tensile stress protecting film is formed to cover the upper part of the electrode wiring. The insulating protective film has a compressive force on the electrode wiring.
（実施例）
以下、図面を用いてこの発明の一実施例を説明
する。(Example) An example of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例に係る半導体装置
の要部断面図である。なお、第３図及び第４図と
同符号のものは同一機能を有するものであり、そ
の説明は省略する。 FIG. 1 is a sectional view of a main part of a semiconductor device according to an embodiment of the present invention. Components with the same reference numerals as in FIGS. 3 and 4 have the same functions, and their explanations will be omitted.
第１図において、半導体基板１上には絶縁膜３
が形成されており、この絶縁膜３の上部にAl配
線５が形成されている。さらに、圧縮応力を有す
る第１のシリコン酸化膜１１が、絶縁膜３の上部
におけるAl配線５の間に、Al配線５を被覆する
絶縁保護膜として形成されている。また、引張り
応力を有する第２のシリコン酸化膜１３が、Al
配線３の上部にAl配線５を被覆する絶縁保護膜
として形成されている。 In FIG. 1, an insulating film 3 is formed on a semiconductor substrate 1.
is formed, and an Al wiring 5 is formed on top of this insulating film 3. Further, a first silicon oxide film 11 having compressive stress is formed between the Al wirings 5 on the upper part of the insulating film 3 as an insulating protective film covering the Al wirings 5. Further, the second silicon oxide film 13 having tensile stress is
An insulating protective film is formed on the top of the wiring 3 to cover the Al wiring 5.
次に、このような構造の半導体装置の製造工程
の一例を、第２図Ａ〜第２図Ｅを用いて説明す
る。 Next, an example of a manufacturing process for a semiconductor device having such a structure will be described with reference to FIGS. 2A to 2E.
まず、半導体基板１上に絶縁膜３を形成した
後、絶縁膜３上にAl配線５を形成する（第２図
Ａ）。 First, an insulating film 3 is formed on a semiconductor substrate 1, and then an Al wiring 5 is formed on the insulating film 3 (FIG. 2A).
次に、圧縮応力を有する第１のシリコン酸化膜
１１を、プラズマCVD法あるいはスパツタ法に
よりAl配線５を被覆するように形成し、形成後、
第１のシリコン酸化膜１１の上にフオトレジスト
剤１５を塗布する（第２図Ｂ）。 Next, a first silicon oxide film 11 having compressive stress is formed to cover the Al wiring 5 by a plasma CVD method or a sputtering method.
A photoresist agent 15 is applied on the first silicon oxide film 11 (FIG. 2B).
フオトレジスト剤１５を塗布した後、Al配線
５の上部のフオトレジスト剤１５及び第１のシリ
コン酸化膜１１を、反応性イオンエツチング法に
よりエツチング処理して除去する（第２図Ｃ）。 After applying the photoresist agent 15, the photoresist agent 15 and the first silicon oxide film 11 on the top of the Al wiring 5 are removed by etching using a reactive ion etching method (FIG. 2C).
次に、前記工程で除去されず残つたフオトレジ
スト剤１５を除去する（第２図Ｄ）。 Next, the remaining photoresist agent 15 that was not removed in the above step is removed (FIG. 2D).
フオトレジスト剤１５をすべて除去した後、引
張り応力を有する第２のシリコン酸化膜１３を、
プラズマCVD法、低圧CVD法あるいは常圧CVD
法により、Al配線５の上に形成する（第２図
Ｅ）。 After removing all the photoresist agent 15, the second silicon oxide film 13 having tensile stress is
Plasma CVD method, low pressure CVD method or normal pressure CVD method
(FIG. 2E).
このような製造工程により、第１図に示す如
く、Al配線５を被覆する絶縁保護膜として、圧
縮応力を有する第１のシリコン酸化膜１１をAl
配線５の間に形成し、引張り応力を有する第２の
シリコン酸化膜１３をAl配線５の上部に形成す
れば、Al配線５には圧縮力のみが作用すること
になる。したがつて、Al配線５への引張り力を
抑制することができる。 Through such a manufacturing process, as shown in FIG.
If a second silicon oxide film 13 having tensile stress is formed between the wirings 5 on top of the Al wiring 5, only compressive force will act on the Al wiring 5. Therefore, the tensile force applied to the Al wiring 5 can be suppressed.
なお、この実施例にあつては、Al配線５の絶
縁保護膜として、シリコン酸化膜１１，１３を用
いたが、これに限定されるものではなく、圧縮応
力及び引張り応力を有する絶縁膜であればよい。 In this example, the silicon oxide films 11 and 13 were used as the insulating protective film for the Al wiring 5, but the invention is not limited to this, and any insulating film having compressive stress or tensile stress may be used. Bye.
また、このような絶縁保護膜の配置構造は、
Alの多層配線においても適用することも可能で
あり、多層配線に適用した場合には、上述した配
置構造を得るための形成工程は、積層されたAl
配線の段差による断線を防止するための平坦化工
程を含むために極めて好都合である。 In addition, the arrangement structure of such an insulating protective film is
It can also be applied to multilayer wiring of Al, and when applied to multilayer wiring, the formation process to obtain the above-mentioned arrangement structure is
This is extremely advantageous because it includes a planarization process to prevent wire breakage due to differences in wiring level.
［発明の効果］
以上説明したように、この発明によれば、圧縮
応力を有する絶縁保護膜を、電極配線の側部を被
覆するように形成し、引張り応力を有する絶縁保
護膜を、電極配線の上部を被覆するように形成し
たので、絶縁保護膜から電極配線に作用する力は
圧縮力となり、電極配線におけるボイドの発生を
抑制することが可能となる。この結果、電極配線
の信頼性を向上した半導体装置を提供することが
できる。[Effects of the Invention] As explained above, according to the present invention, an insulating protective film having compressive stress is formed to cover the side portions of the electrode wiring, and an insulating protective film having tensile stress is formed to cover the side portions of the electrode wiring. Since the insulating protective film is formed to cover the upper part of the electrode wiring, the force acting on the electrode wiring from the insulating protective film becomes a compressive force, making it possible to suppress the generation of voids in the electrode wiring. As a result, a semiconductor device with improved reliability of electrode wiring can be provided.
第１図はこの発明の一実施例に係る半導体装置
の要部断面図、第２図Ａ〜第２図Ｅは第１図の製
造工程を示す断面図、第３図及び第４図は絶縁保
護膜により被覆された電極配線を有する従来の半
導体装置の要部断面図、第５図Ａは電極配線にお
けるボイドを示す平面図、第５図Ｂは第５図Ａの
断面図である。
（図面の主要な部分を表わす符号の説明）、５
……Al配線、１１……圧縮応力を有する絶縁保
護膜、１３……引張り応力を有する絶縁保護膜。
FIG. 1 is a sectional view of a main part of a semiconductor device according to an embodiment of the present invention, FIGS. 2A to 2E are sectional views showing the manufacturing process of FIG. 1, and FIGS. 3 and 4 are insulating 5A is a plan view showing voids in the electrode wiring, and FIG. 5B is a sectional view of FIG. 5A. (Explanation of symbols representing main parts of drawings), 5
...Al wiring, 11... Insulating protective film having compressive stress, 13... Insulating protective film having tensile stress.
Claims (1)
に形成された電極配線の側面を被覆するように形
成され、 引張り応力を有する絶縁保護膜が前記電極配線
の上面を被覆するように形成されてなる ことを特徴とする半導体装置。[Claims] 1. An insulating protective film having compressive stress is formed to cover the side surface of an electrode wiring formed on a semiconductor substrate, and an insulating protective film having tensile stress covers the upper surface of the electrode wiring. A semiconductor device characterized by being formed as follows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30892386A JPS63164344A (en) | 1986-12-26 | 1986-12-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30892386A JPS63164344A (en) | 1986-12-26 | 1986-12-26 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164344A JPS63164344A (en) | 1988-07-07 |
| JPH0332214B2 true JPH0332214B2 (en) | 1991-05-10 |
Family
ID=17986906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30892386A Granted JPS63164344A (en) | 1986-12-26 | 1986-12-26 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164344A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314845A (en) * | 1989-09-28 | 1994-05-24 | Applied Materials, Inc. | Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer |
| JPH03133131A (en) * | 1989-10-18 | 1991-06-06 | Mitsubishi Electric Corp | Semiconductor device |
| JP2822656B2 (en) * | 1990-10-17 | 1998-11-11 | 株式会社デンソー | Semiconductor device and manufacturing method thereof |
| US7576003B2 (en) * | 2006-11-29 | 2009-08-18 | International Business Machines Corporation | Dual liner capping layer interconnect structure and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57149752A (en) * | 1981-03-11 | 1982-09-16 | Mitsubishi Electric Corp | Structure of multilayer wiring |
-
1986
- 1986-12-26 JP JP30892386A patent/JPS63164344A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57149752A (en) * | 1981-03-11 | 1982-09-16 | Mitsubishi Electric Corp | Structure of multilayer wiring |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164344A (en) | 1988-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0039174B1 (en) | Gold metallisation in semiconductor devices | |
| US5470793A (en) | Method of via formation for the multilevel interconnect integrated circuits | |
| JPH0613470A (en) | Manufacture of semiconductor device | |
| JPS63155671A (en) | Manufacture of semiconductor device | |
| US5719087A (en) | Process for bonding pad protection from damage | |
| JPH08321545A (en) | Wiring forming method | |
| JPH0332214B2 (en) | ||
| JP3534269B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPS59155128A (en) | Manufacture of semiconductor device | |
| JPH0586661B2 (en) | ||
| JPH0629294A (en) | Manufacture of semiconductor device | |
| JPH06310597A (en) | Semiconductor device | |
| JPS60145628A (en) | Semiconductor device | |
| JPH10189590A (en) | Semiconductor device and manufacturing method thereof | |
| JP3087702B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH05326722A (en) | Manufacture of semiconductor device | |
| WO2000077840A1 (en) | Semiconductor device and method of manufacture thereof | |
| JPH03171758A (en) | Semiconductor device and manufacture thereof | |
| KR100203305B1 (en) | Method of passivation semiconductor device | |
| JP2524526B2 (en) | Semiconductor device | |
| JPH01268150A (en) | Semiconductor device | |
| JPS58110055A (en) | Semiconductor device | |
| JPH0614523B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100487476B1 (en) | Method of forming semiconductor devices and semiconductor devices formed thereby | |
| KR100431308B1 (en) | Method of manufacturing semiconductor device for preventing bonding failure in assembling process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |