JPH0586661B2 - - Google Patents
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらには
多層配線構造を有する半導体集積回路装置に適用
して特に有効な技術に関するもので、たとえば、
下層のアルミニウム配線と上層のアルミニウム配
線とをスルーホールを介して接続するようにした
半導体集積回路装置に利用して有効な技術に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a semiconductor integrated circuit device technology and a technology that is particularly effective when applied to a semiconductor integrated circuit device having a multilayer wiring structure.
The present invention relates to a technique that is effective for use in a semiconductor integrated circuit device in which lower layer aluminum wiring and upper layer aluminum wiring are connected via through holes.
多層配線構造を有する半導体集積回路装置、例
えばアルミニウムを用いた２層配線構造を有する
半導体集積回路装置にあつては、下層のアルミニ
ウム配線と上層のアルミニウム配線とを絶縁・隔
離するための層間絶縁膜が設けられる。そして、
この層間絶縁膜に開孔されたスルーホールを介し
て両層の配線が部分的に接続され、これにより多
層構造の配線が形成される。この場合の層間絶縁
膜としてはPSG（リン・シリケート・ガラス）が
使用される。
In the case of a semiconductor integrated circuit device having a multilayer wiring structure, for example, a semiconductor integrated circuit device having a two-layer wiring structure using aluminum, an interlayer insulating film is used to insulate and separate the lower layer aluminum wiring and the upper layer aluminum wiring. will be provided. and,
Wirings in both layers are partially connected through through holes formed in this interlayer insulating film, thereby forming a multilayered wiring structure. In this case, PSG (phosphorus silicate glass) is used as the interlayer insulating film.
ところで、上述した多層配線構造において、上
層のアルミニウム配線を上記スルーホールを介し
て下層のアルミニウム配線に部分的に接続するた
めには、先ず、そのスルーホールの下から覗いて
いる下層アルミニウム配線の露出表面をきれいに
クリーニングしなければならない。このクリーニ
ングはアルゴンなどのイオンをたたきつける、い
わゆるイオン・スパツタ・エツチングによつて行
なわれる。このイオン・スパツタ・エツチングが
行なわれた後、アルミニウムがデポジツトされ、
さらにパターニング・エツチされて、２層目の配
線が形成される。 By the way, in the multilayer wiring structure described above, in order to partially connect the upper layer aluminum wiring to the lower layer aluminum wiring through the above-mentioned through hole, first, the lower layer aluminum wiring peeking from below the through hole is exposed. Surfaces must be thoroughly cleaned. This cleaning is performed by bombarding with ions such as argon, or so-called ion sputter etching. After this ion sputter etching, aluminum is deposited and
Further patterning and etching are performed to form a second layer of wiring.
しかしかかる技術においては、上記イオン・ス
パツタ・エツチングによるクリーニングを行なう
際に、そのイオン例えばアルゴル・イオンが層間
絶縁膜中に侵入し、この侵入したイオンが、上層
の配線を形成した後に行なわれる熱処理などによ
つて再放出され、これにより上層の配線にふくれ
などの欠陥が生じてしまう、という問題点が生ず
るということが本発明者によつてあきらかとされ
た。 However, in this technique, when performing cleaning by the above-mentioned ion sputter etching, the ions, for example, Algol ions, invade the interlayer insulating film, and these ions are absorbed by the heat treatment performed after forming the upper layer wiring. The inventors of the present invention have found that the problem arises in that the particles are re-emitted due to, for example, defects such as bulges in the wiring in the upper layer.
この発明の目的は、多層配線構造を有する半導
体集積回路装置につては、上層の配管にふくれな
どの欠陥が生じることを確実に防止できるように
した半導体集積回路装置技術を提供するものであ
る。
An object of the present invention is to provide a semiconductor integrated circuit device technology that can reliably prevent defects such as bulges from occurring in upper layer piping in a semiconductor integrated circuit device having a multilayer wiring structure.
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面から明かになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
A brief overview of typical inventions disclosed in this application is as follows.
すなわち、層間絶縁膜の少なくとも表面部分を
プラズマ・酸化膜で形成することにより、イオ
ン・スパツタ・エツチングによるクリーニング時
のイオンの侵入を少なくし、これにより上層の配
線にふくれなどの欠陥が生じることを確実に防止
できるようにする、という目的を達成するもので
ある。 In other words, by forming at least the surface portion of the interlayer insulating film with a plasma/oxide film, the penetration of ions during cleaning by ion sputtering/etching is reduced, thereby preventing defects such as bulges from occurring in the upper layer wiring. The objective is to ensure prevention.
〔実施例〕
以下、この発明の代表的な実施例を図面を参照
しながら説明する。[Embodiments] Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.
なお、図面において同一あるいは相当する部分
は同一符号で示す。 In addition, the same or corresponding parts are indicated by the same reference numerals in the drawings.
第１図はこの発明による半導体集積回路装置の
要部一実施例を示す。 FIG. 1 shows an embodiment of a main part of a semiconductor integrated circuit device according to the present invention.
同図に示す半導体集積回路装置は、アルミニウ
ムを用いた２層配線構造を有する半導体集積回路
装置であつて、下層のアルミニウム配線１４と上
層のアルミニウム配線２４とを絶縁・隔離するた
めの層間絶縁膜２２が形成されている。そして、
この層間絶縁膜２２に開孔されたスルーホール
THを介して両層の配線１４と２４とが部分的に
接続され、これにより多層構造の配線が形成され
ている。そして、その層間絶縁膜２２の表面部分
は、プラズマ・化学気相法によつて約6000Åから
8000Åの厚さに形成されたシリコン酸化膜、いわ
ゆるプラズマ・酸化膜（以下、Ｐ・SiOと略称す
る。）２０によつて形成されている。 The semiconductor integrated circuit device shown in the figure is a semiconductor integrated circuit device having a two-layer wiring structure using aluminum, and has an interlayer insulating film for insulating and separating the lower layer aluminum wiring 14 and the upper layer aluminum wiring 24. 22 is formed. and,
A through hole opened in this interlayer insulating film 22
The wirings 14 and 24 in both layers are partially connected via the TH, thereby forming a multilayered wiring structure. Then, the surface portion of the interlayer insulating film 22 is coated with a thickness of approximately 6000 Å by plasma/chemical vapor deposition.
It is formed of a silicon oxide film, a so-called plasma oxide film (hereinafter abbreviated as P.SiO) 20 with a thickness of 8000 Å.
ここで、先ず、下層の配線すなわち１層目のア
ルミニウム配線１４は次のようにして形成され
る。すなわち、第２図に示すように、素子領域を
形成する拡散層n-，ｐ，n+が選択・形成された
シリコン半導体基体１０の表面に１層目の酸化絶
縁膜１２を形成する。この絶縁膜１２に電極取出
し用のスルーホールTHを開孔させる。次に、ア
ルミニウムをデポジツトし、パターニング・エツ
チングを行なう。これにより、第１層目のアルミ
ニウム配線１４が形成される。 Here, first, the lower layer wiring, that is, the first layer aluminum wiring 14 is formed as follows. That is, as shown in FIG. 2, a first oxide insulating film 12 is formed on the surface of the silicon semiconductor substrate 10 on which the diffusion layers n - , p, and n + forming the element region have been selected and formed. A through hole TH for taking out the electrode is formed in this insulating film 12. Next, aluminum is deposited and patterned and etched. As a result, the first layer of aluminum wiring 14 is formed.
次に、第３図に示すように層間絶縁膜２２を形
成する。上記層間絶縁膜２２は、その表面部分を
なすＰ・SiO２０の下に、スピンナー塗付による
約2000Åの厚さに形成されたガラス層（以下、
SOGと略称する。）１８が設けられている。さら
に、このSOG１８の下には、約2000Åの厚さに
形成されたＰ・SiO１６が設けられている。結
局、上記層間絶縁膜２２は、Ｐ・SiO１６／SOG
１８／Ｐ・SiO２０の３層からなる。 Next, as shown in FIG. 3, an interlayer insulating film 22 is formed. The interlayer insulating film 22 is a glass layer (hereinafter referred to as
It is abbreviated as SOG. ) 18 are provided. Further, under this SOG 18, a P.SiO 16 formed to a thickness of about 2000 Å is provided. In the end, the interlayer insulating film 22 is P.SiO16/SOG
Consists of three layers: 18/P.SiO20.
第４図は上記のように形成された層間絶縁膜２
２には、上層と下層の配線１４と１６とを接続さ
せるためのスルーホールTHが開孔される。次い
で、そのスルーホールTHの下から覗いている１
層目のアルミニウム配線１４の露出表面１４ａを
きれいにクリーニングするために、上方から全面
的にアルゴン・イオンをたたきつける。つまり、
イオン・スパツタ・エツチングを行なう。このイ
オン・スパツタ・エツチングが行なわれた後、ア
ルミニウムがデポジツトされ、さらにパターニン
グ・エツチされて、２層目のアルミニウム配線２
４が形成される。以上のようにして、第１図に示
すような多層配線構造を形成しさらにこの構造を
有する第５図に示されるような２つのアイソレー
シヨン層３０に囲まれた島領域３２内に半導体集
積回路装置が形成される。 FIG. 4 shows an interlayer insulating film 2 formed as described above.
A through hole TH is formed in 2 for connecting the upper and lower layer wirings 14 and 16. Next, 1 is peeking out from under the through hole TH.
In order to thoroughly clean the exposed surface 14a of each layer of aluminum wiring 14, argon ions are bombarded over the entire surface from above. In other words,
Perform ion spatuta etching. After this ion sputter etching, aluminum is deposited and patterned and etched to form the second layer of aluminum wiring 2.
4 is formed. As described above, a multilayer wiring structure as shown in FIG. 1 is formed, and a semiconductor is integrated in an island region 32 surrounded by two isolation layers 30 as shown in FIG. A circuit device is formed.
さて、上述した半導体集積回路装置の多層配線
構造においては、上記層間絶縁膜２２の少なくて
も表面部分つまり最上層部分が、PSGではなく、
Ｐ・SiO２０によつて形成されている。このＰ・
SiO２０は、プラズマ・化学気相法により、下層
のアルミニウム配線１４の溶解温度よりも十分に
低い温度で形成することができる。従つて、下層
のアルミニウム配線１４を破壊あるいは破損する
ことなく、層間の耐圧を確保するのに十分な厚さ
に形成することができる。また、このＰ・SiO２
０は機械的に強靱かつ組織がち密であつて、ひび
割れあるいはヒルロツク（熱膨張率の差によつて
岩状のこぶを作ること）などを生じさせない、と
いうことも判明した。さらに、注目すべきこと
は、上記イオン・スパツタ・エツチングの際のア
ルゴン・イオンの侵入がほとんどなく、これによ
りその上に２層目のアルミニウム配線２４を形成
しても、ふくれなどの欠陥が生じない、というこ
とである。 Now, in the multilayer wiring structure of the semiconductor integrated circuit device described above, at least the surface portion, that is, the top layer portion of the interlayer insulating film 22 is not PSG,
It is made of P.SiO20. This P・
SiO 20 can be formed at a temperature sufficiently lower than the melting temperature of the underlying aluminum wiring 14 by a plasma/chemical vapor phase method. Therefore, the aluminum wiring 14 in the lower layer can be formed to a thickness sufficient to ensure interlayer breakdown voltage without destroying or damaging the aluminum wiring 14. Also, this P・SiO2
It was also found that 0 is mechanically strong and has a dense structure, and does not cause cracks or hillocks (the formation of rock-like bumps due to differences in thermal expansion coefficients). Furthermore, what should be noted is that there is almost no intrusion of argon ions during the ion sputter etching, and as a result, even if the second layer of aluminum wiring 24 is formed thereon, defects such as blisters will occur. That means no.
また、上記Ｐ・SiO２０の下にSOG１８を設け
ておくことにより、表面の段差が埋められて平坦
化され、これにより段切れが防止されるようにな
る。さらに、上記層間絶縁膜２２の最下層すなわ
ち１層目のアルミニウム配線１４が形成された上
にもＰ・SiO１６を設けることにより、当該部分
におけるヒルロツクが押えられ、これによりさら
に安定かつ信頼性の高い多層配線構造が得られる
ようになる。 Furthermore, by providing the SOG 18 under the P.SiO 20, the steps on the surface are filled and flattened, thereby preventing step breakage. Furthermore, by providing P.SiO 16 on the bottom layer of the interlayer insulating film 22, that is, on the first layer of aluminum interconnection 14, hillocks in that part are suppressed, thereby making the device even more stable and reliable. A multilayer wiring structure can be obtained.
(1) 半導体基板上に多層構造の配線が形成された
半導体集積回路装置にあつて、配線層と配線層
との間に介在する層間絶縁膜の少なくとも表面
部分をＰ・SiOで形成することにより、イオ
ン・スパツタ・エツチングによるクリーニング
時のイオンの侵入をほとんどなくすことがで
き、これにより上層の配線にふくれなどの欠陥
が生じることを確実に防止できる、という効果
が得られる。
(1) In a semiconductor integrated circuit device in which a multilayer wiring structure is formed on a semiconductor substrate, by forming at least the surface portion of an interlayer insulating film interposed between wiring layers with P.SiO. It is possible to almost eliminate the intrusion of ions during cleaning by ion sputter etching, thereby reliably preventing defects such as bulges from occurring in the upper layer wiring.
(2) また、上記Ｐ・SiOの下にSOGを設けておく
ことにより、表面の段差が平坦化され、これに
より段切れが防止されるようになる、という効
果が得られる。(2) Furthermore, by providing SOG under the above-mentioned P.SiO, the step difference on the surface is flattened, thereby achieving the effect that step breakage is prevented.
(3) さらに、上記層間絶縁膜の最下層にもＰ・
SiOを設けることにより、当該部分におけるヒ
ルロツクが押えられ、これによりさらに安定か
つ信頼性の高い多層配線構造が得られるように
なる、という効果が得られる。(3) Furthermore, the bottom layer of the interlayer insulating film is also
By providing SiO, hillocks in the relevant portions are suppressed, resulting in the effect that a more stable and reliable multilayer wiring structure can be obtained.
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、上記配線はアルミニウム以外の
導電体であつてもよい。 Although the invention made by the present inventor has been specifically explained above based on examples, this invention is not limited to the above-mentioned examples, and it is understood that various changes can be made without departing from the gist of the invention. Needless to say. For example, the wiring may be made of a conductor other than aluminum.
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である半導
体集積回路装置の多層配線技術に適用した場合に
ついて説明したが、それに限定されるものではな
く、例えば、ハイブリツド半導体集積回路などに
おける多層配線技術などにも適用できる。
The above explanation has mainly been about the application of the invention made by the present inventor to the multilayer wiring technology of semiconductor integrated circuit devices, which is the background field of application, but the invention is not limited to this, for example. It can also be applied to multilayer wiring technology in hybrid semiconductor integrated circuits, etc.
第１図はこの発明による半導体集積回路装置の
一実施例を示す要部断面図である。第２図は本発
明の一実施例の工程フローの一部を示す断面図、
第３図は本発明の一実施例の工程フローの一部を
示す断面図、第４図は本発明の一実施例の工程フ
ローの一部を示す断面図である。第５図は本発明
により完成した半導体集積回路装置の断面図を示
す。
１０……半導体基体、１２……１層目の酸化絶
縁膜、１４……１層目の配線、１４ａ……１層目
の配線の露出面、１６……プラズマ・酸化膜
（Ｐ・SiO）、１８……スピンナー塗付されたガラ
ス層（SOG）、２０……プラズマ・酸化膜（Ｐ・
SiO）、２２……層間絶縁膜、２４……２層目の
配線、TH……スルーホール、３０……アイソレ
ーシヨン層、３２……島領域。
FIG. 1 is a sectional view of a main part of an embodiment of a semiconductor integrated circuit device according to the present invention. FIG. 2 is a sectional view showing a part of the process flow of an embodiment of the present invention;
FIG. 3 is a sectional view showing a part of the process flow of an embodiment of the present invention, and FIG. 4 is a sectional view showing a part of the process flow of an embodiment of the invention. FIG. 5 shows a sectional view of a semiconductor integrated circuit device completed according to the present invention. 10... Semiconductor substrate, 12... First layer oxide insulating film, 14... First layer wiring, 14a... Exposed surface of first layer wiring, 16... Plasma/oxide film (P.SiO) , 18...Spinner coated glass layer (SOG), 20...Plasma/oxide film (P/
SiO), 22... interlayer insulating film, 24... second layer wiring, TH... through hole, 30... isolation layer, 32... island region.
Claims (1)
層に形成されたアルミニウムより成る第２層目配
線の夫々が、両者間の層間絶縁膜に形成されたス
ルーホールを通して電気的に接続される半導体集
積回路装置の製造方法において、 半導体基板上の一部の領域に前記第１層目配線
を形成する工程と、 この第１層目配線を含む半導体基板上の全面
に、多層構造の層間絶縁膜の最下層としてプラズ
マ・酸化膜をプラズマ・化学気相法で形成する工
程と、 前記半導体基板上の全面に、多層構造の層間絶
縁膜の中間層としてガラス層をスピンナー塗布法
で形成する工程と、 前記半導体基板上の全面に、多層構造の層間絶
縁膜の最上層としてプラズマ・酸化膜をプラズ
マ・化学気相法で形成する工程と、 この多層構造の層間絶縁膜に前記第１層目配線
上の一部の領域に達するスルーホールを形成し、
このスルーホール内の第１層目配線の表面をイオ
ン・スパツタ・エツチング法でクリーニングする
工程と、 前記層間絶縁膜上に前記スルーホールを通して
第１層目配線に電気的に接続する第２層目配線を
形成する工程とを 備えたことを特徴とする半導体集積回路装置の
製造方法。[Claims] 1. A first layer wiring made of aluminum and a second layer wiring made of aluminum formed above it are electrically connected through a through hole formed in an interlayer insulating film between them. A method of manufacturing a semiconductor integrated circuit device to be connected includes a step of forming the first layer wiring in a part of the semiconductor substrate, and forming a multilayer structure over the entire surface of the semiconductor substrate including the first layer wiring. forming a plasma/oxide film as the bottom layer of an interlayer insulating film using a plasma/chemical vapor phase method; and forming a glass layer as an intermediate layer of a multilayer interlayer insulating film on the entire surface of the semiconductor substrate using a spinner coating method. forming a plasma/oxide film on the entire surface of the semiconductor substrate as the uppermost layer of a multilayer interlayer insulating film by plasma/chemical vapor deposition; Form a through hole that reaches a part of the first layer wiring,
a step of cleaning the surface of the first layer wiring in the through hole by ion sputter etching; and a second layer electrically connecting to the first layer wiring through the through hole on the interlayer insulating film. 1. A method for manufacturing a semiconductor integrated circuit device, comprising the step of forming wiring.
Priority Applications (1)
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|---|---|---|---|
| JP21618283A JPS60109248A (en) | 1983-11-18 | 1983-11-18 | Semiconductor ic device and manufacture thereof |
Applications Claiming Priority (1)
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| JP21618283A JPS60109248A (en) | 1983-11-18 | 1983-11-18 | Semiconductor ic device and manufacture thereof |
Publications (2)
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|---|---|
| JPS60109248A JPS60109248A (en) | 1985-06-14 |
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Family Applications (1)
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Families Citing this family (5)
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|---|---|---|---|---|
| JPH084090B2 (en) * | 1986-08-27 | 1996-01-17 | 株式会社日立製作所 | Method and device for cutting IC wiring |
| JPS63177539A (en) * | 1987-01-19 | 1988-07-21 | Nec Corp | Semiconductor device and its manufacture |
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