JPH01243548A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、電極配線の信頼性の向上
に適用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and relates to a technique that is effective when applied to improving reliability of electrode wiring.
一般に、半導体装置の電極配線材料としてＡｌまたはＡ
ｌ合金が使用されている。これは、ＡｌまたはＡｌ合金
には、電気伝導性が高（、シリコン酸化膜との密着性が
よく、微細加工が容易で、かつボンディングが可能であ
る等の優れた特性があるからである。しかし、Ａｌまた
は、！合金は、Ｓｉと容易に反応してＳｉ基板からＳｉ
を吸い上げ、いわゆるアロイ・ピットを発生し、また、
コンタクトホール部分でＳｉを析出してしまうなどの問
題がある。このため、Ａｊ！またはＡｆ１合金の下面を
バリヤ層としてシリサイドで覆う構造が知られている。Generally, Al or A is used as an electrode wiring material for semiconductor devices.
l alloy is used. This is because Al or an Al alloy has excellent properties such as high electrical conductivity (good adhesion to silicon oxide films, easy microfabrication, and bonding capability). However, Al or !alloy easily reacts with Si and removes Si from the Si substrate.
It sucks up so-called alloy pits, and
There are problems such as Si being precipitated in the contact hole portion. For this reason, Aj! Alternatively, a structure in which the lower surface of the Af1 alloy is covered with silicide as a barrier layer is known.
さらに、ホトエツチングにおける反射防止、マイグレー
ション対策等として、八βまたはＡｌ合金の上面をシリ
サイドで覆う、シリサイド／ＡｌまたはＡｌ合金／シリ
サイド構造が使用されるようになってきている。Furthermore, silicide/Al or Al alloy/silicide structures, in which the upper surface of octaβ or Al alloy is covered with silicide, have come to be used as antireflection and migration countermeasures in photoetching.
なお、ＡｌあるいはＡｌ合金の金属配線については、株
式会社サイエンスフォーラム、昭和５８年１１月２８日
発行、「超ＬＳＩデバイスハンドブックＪ、Ｐ１２３〜
Ｐ１３０に記載がある。Regarding metal wiring of Al or Al alloy, please refer to Science Forum Co., Ltd., published November 28, 1981, "Very LSI Device Handbook J, P123~
There is a description on page 130.
ところが、上記従来の技術においては、以下のような問
題があることを本発明者は見出した。However, the present inventor found that the above conventional technology has the following problems.
すなわち、電極配線の上面および下面は、シリサイドで
覆われているため安定しており、かつ、マイグレーショ
ン耐性に対しても優れている。しかし、電極配線の側面
についての考慮がなされておらず、電極配線の側面にお
いては、シリサイド／ＡβまたはＡ２合金／シリサイド
の断面が露出してしまう。このため、電極配線の側面に
おいては、例えば、Ａｆ腐食、Ａｌ原子の欠け、ＡＡ漢
漢方上ヒロックマイグレーション等、不安定な状態が発
生してしまう。That is, since the upper and lower surfaces of the electrode wiring are covered with silicide, they are stable and have excellent migration resistance. However, no consideration is given to the side surfaces of the electrode wiring, and the cross section of the silicide/Aβ or A2 alloy/silicide is exposed on the side surfaces of the electrode wiring. Therefore, unstable conditions such as Af corrosion, chipping of Al atoms, and hillock migration on AA and Chinese medicine occur on the side of the electrode wiring.
特に、イオン化ポテンシャルの異なる２種の金嘱が接触
している部分が、電解質水溶液にさらされると、Ａｌあ
るいはＡｌ合金のエツチングが急激に進行したり、ある
いは、水分によって電池作用を容易に起こしてしまう。In particular, if the part where two types of metals with different ionization potentials are in contact with each other is exposed to an aqueous electrolyte solution, etching of Al or Al alloy will proceed rapidly, or moisture will easily cause battery action. Put it away.
また、電極配線上に形成されるパッシベーション膜のス
トレスによるＡｌ原子の欠如が発生し、その後の熱処理
によりヒロック等が成長してしまう。Furthermore, stress in the passivation film formed on the electrode wiring causes a lack of Al atoms, and subsequent heat treatment causes hillocks and the like to grow.
このように、電極配線の側面のＡｌあるいはＡｌ合金の
露出は、上記した不安定な状態を誘発し、ひいては電極
配線を断線あるいは短絡させる原因となる。In this way, exposure of Al or Al alloy on the side surface of the electrode wiring induces the above-mentioned unstable state, which in turn causes the electrode wiring to become disconnected or short-circuited.
本発明は、上記問題点に着目してなされたものであり、
その目的は、ＡＡあるいはへβ合金の電極配線の全面を
シリサイドによって覆うことで、電極配線の信頼性を向
上させる技術を提供することである。The present invention has been made focusing on the above problems,
The purpose is to provide a technique that improves the reliability of electrode wiring by covering the entire surface of the electrode wiring made of AA or β-alloy with silicide.
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記載および添付図面から明らかになるであろう。The above and other objects and novel features of the present invention will become apparent from the description and accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、上面および下面にシリサイド層が形成された
八！またはＡｌ合金の電極配線の側面にシリサイドが形
成された構造としたものである。In other words, a silicide layer is formed on the top and bottom surfaces! Alternatively, it has a structure in which silicide is formed on the side surface of the electrode wiring made of Al alloy.
上記した手段によれば、上面および下面にシリサイドが
形成されたＡｌ２またはＡｌ合金電極配線において、そ
の側面もシリサイドで覆われる部分、すなわち、Ａｌあ
るいはＡｌ合金とシリサイドとの接合部およびＡｌ２あ
るいはＡｌ合金自体が露出する部分がなくなるため、電
極配線の安定性が向上する。According to the above means, in the Al2 or Al alloy electrode wiring in which silicide is formed on the upper and lower surfaces, the side surfaces are also covered with silicide, that is, the joints between Al or Al alloy and silicide, and the Al2 or Al alloy Since there is no exposed part of the electrode wiring, the stability of the electrode wiring is improved.
〔実施例１〕
第１図（ａ）〜（ｅ）は本発明の一実施例であるＭＯ３
形半導体装置に電極配線を形成する工程を説明する概略
断面図である。[Example 1] Figures 1(a) to (e) show MO3 which is an example of the present invention.
FIG. 2 is a schematic cross-sectional view illustrating a process of forming electrode wiring in a shaped semiconductor device.
まず、ウェハプロセスの常法にしたがって、ＭＯ８形半
導体装置１における単結晶シリコン基板２の表面に形成
された絶縁膜３上に、多結晶シリコン層４とシリサイド
層５との二層配線６が形成されるとともに、単結晶シリ
コン基板２に拡散層７が形成される。なお、多結晶シリ
コン層４の上面に形成されたシリサイド層５は、Ｍｏ５
１２等からなり、多結晶シリコン層４の低抵抗化などの
ため形成されている。また、絶縁膜３は、ＳｉＯ２等か
らなり、その一部は、ＬＯＣＯＳ法により素子分離層と
なっている。First, a two-layer wiring 6 consisting of a polycrystalline silicon layer 4 and a silicide layer 5 is formed on an insulating film 3 formed on the surface of a single-crystal silicon substrate 2 in an MO8 type semiconductor device 1 according to a conventional wafer process method. At the same time, a diffusion layer 7 is formed in the single crystal silicon substrate 2. Note that the silicide layer 5 formed on the upper surface of the polycrystalline silicon layer 4 is made of Mo5
12, etc., and is formed to lower the resistance of the polycrystalline silicon layer 4. Further, the insulating film 3 is made of SiO2 or the like, and a part thereof is made into an element isolation layer by the LOCOS method.
その後、二層配線６が形成された表面に、ＣＶＤ法等に
より５ｉ０２等からなる絶縁膜８が形成される。さらに
、りん（Ｐ）を含んだりんけい酸ガラス（ＰＳＧ）等を
ＣＶＤ法により堆積させ、層間絶縁膜９が形成される。Thereafter, an insulating film 8 made of 5i02 or the like is formed on the surface on which the two-layer wiring 6 is formed by a CVD method or the like. Further, phosphosilicate glass (PSG) containing phosphorus (P) or the like is deposited by CVD to form an interlayer insulating film 9.
なお、層間絶縁膜９の表面は、熱処理によってリフロー
されている。Note that the surface of the interlayer insulating film 9 has been reflowed by heat treatment.
次に、熱処理によってその表面が平坦化された層間絶縁
膜９の表面に、第１図ら）に示すように、通常のリソグ
ラフィーにより、電極配線１０を形成する。電極配線１
０は、その上面および下面にＭｏ５ｉｚ 等のシリサイ
ド層１０ａが、また、シリサイド１０ａ、１０ａの間に
Ａｆ層１０ｂが、それぞれスパッタリング法、蒸着法な
どにより形成されており、シリサイド／ Ａ ｌ ／シ
リサイド構造となっている。Next, on the surface of the interlayer insulating film 9 whose surface has been planarized by heat treatment, an electrode wiring 10 is formed by ordinary lithography, as shown in FIGS. Electrode wiring 1
0 has a silicide layer 10a such as Mo5iz on its upper and lower surfaces, and an Af layer 10b between the silicides 10a and 10a by sputtering, vapor deposition, etc., and has a silicide/A l /silicide structure. It becomes.
ここで、本実施例においては、電極配線１０の形成され
た面の全面に、スパッタリングあるいはＣＶＤ法などに
より、Ｍｏ８ｉ２等のシリサイド１１を堆積させる（第
１図（Ｃ））。その後、電極配線ｌＯの側面にシリサイ
ド１１が残るように、反応性イオンエツチング法などの
所定の異方性エツチング処理を行う。すると、第１図（
６）に示すように、電極配線１０の側面にもシリサイド
１１が形成され、ＡＩ！層１０ｂの全面がシリサイドに
覆われる構造となる。In this embodiment, silicide 11 such as Mo8i2 is deposited over the entire surface on which the electrode wiring 10 is formed by sputtering or CVD (FIG. 1(C)). Thereafter, a predetermined anisotropic etching process such as reactive ion etching is performed so that the silicide 11 remains on the side surface of the electrode wiring IO. Then, Figure 1 (
As shown in 6), silicide 11 is also formed on the side surface of the electrode wiring 10, and AI! The structure is such that the entire surface of the layer 10b is covered with silicide.
そして、全面がシリサイド１１に覆われた電極配線ｌＯ
が形成された面に、スパッタリング法あるいはＣＶＤ法
などにより、５１０２等の絶縁膜が堆積され、パッシベ
ーション膜１２が形成される。Then, the electrode wiring lO whose entire surface is covered with silicide 11
An insulating film such as 5102 is deposited on the surface on which the passivation film 12 is formed by sputtering, CVD, or the like.
このように本実施例のＭＯ３形半導体装置１における電
極配線１０には、その側面においてシリサイド１１が形
成されている。すなわち、シリサイド層１０ａとＡＩ層
１０ｂとの断面が露出せず、その全面が化学的性質の安
定したシリサシドに覆われているため、Ａｌ層１０ｂが
水分やイオン等から保護され、耐腐食性、耐薬品性が非
常に向上する。In this way, the silicide 11 is formed on the side surface of the electrode wiring 10 in the MO3 type semiconductor device 1 of this embodiment. That is, the cross section of the silicide layer 10a and the AI layer 10b is not exposed, and the entire surface is covered with silicide with stable chemical properties, so the Al layer 10b is protected from moisture, ions, etc., and has corrosion resistance and Chemical resistance is greatly improved.
また、電極配線１０は、Ａβ層１０ｂの全面がシリサイ
ドに覆われているため、パッシベーション膜１２による
ストレスマイグレーション耐性、また、エレクトロマイ
グレーション耐性に非常に優れる。したがって、電極配
線１０の側面におけるＡｆｌ原子の欠如、横方向のヒロ
ック、ボイド等が確実に防止され、電極配線１０の断線
あるいは短絡などが確実に防止される。Further, since the entire surface of the Aβ layer 10b is covered with silicide, the electrode wiring 10 has excellent resistance to stress migration due to the passivation film 12 and resistance to electromigration. Therefore, lack of Afl atoms, lateral hillocks, voids, etc. on the side surfaces of the electrode wiring 10 are reliably prevented, and disconnections or short circuits of the electrode wiring 10 are reliably prevented.
さらに、電極配線１０の側面に形成されたシリサイド１
１により、パッシベーション膜１２のステップカバレッ
ジも向上するため、信頼性の高いＭＯ３Ｌが提供される
。Furthermore, silicide 1 formed on the side surface of the electrode wiring 10
1 also improves the step coverage of the passivation film 12, providing MO3L with high reliability.
半導体装置の使用中に起こる特性劣化の原因のほとんど
は、電極配線部分の変質によるものであるため、電極配
線の微細化につれ、本実施例の半導体装置にふける電極
配線の技術は実用上重要な技術である。Most of the causes of characteristic deterioration that occur during the use of semiconductor devices are due to deterioration of the electrode wiring portion, so as electrode wiring becomes finer, the electrode wiring technology used in the semiconductor device of this example has become of practical importance. It's technology.
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。Above, the invention made by the present inventor has been specifically explained based on the examples, but it should be noted that the present invention is not limited to the examples described above, and can be modified in various ways without departing from the gist thereof. Not even.
例えば、本実施例では、シリサイドとして、Ｍｏ３ｉ２
を使用しているが、Ｔｉ５ｉｚ 、Ｔａ５１２ 、Ｃｏ
Ｓ １２ 、Ｗ３１２等を使用してもよい。For example, in this example, Mo3i2 is used as the silicide.
is used, but Ti5iz, Ta512, Co
S 12 , W312, etc. may also be used.
また、電極配線の側面におけるシリサイドの形成方法は
、電極配線１０の形成された面の全面に堆積されたシリ
サイドを異方性エツチングにより除去されるものであれ
ばよい。Further, the method for forming silicide on the side surface of the electrode wiring may be any method as long as the silicide deposited on the entire surface on which the electrode wiring 10 is formed is removed by anisotropic etching.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、いわゆるＭＯ３形
半導体装置に適用した場合について説明したが、八βあ
るいはＡｌ合金を使用した半導体装置であれば適用可能
である。The above explanation has mainly been about the application of the invention made by the present inventor to a so-called MO3 type semiconductor device, which is the background field of application, but if the invention is applied to a so-called MO3 type semiconductor device, Applicable.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、上面および下面にシリサイドが形成されたＡ
ｌまたはＡｌ合金の電極配線の側面にシリサイドが形成
された構造としたことにより、ＡｌまたはＡｌ合金の電
極配線における耐腐食性、耐薬品性、マイグレーション
耐性などが向上する。That is, A with silicide formed on the upper and lower surfaces.
By adopting a structure in which silicide is formed on the side surface of the electrode wiring made of Al or Al alloy, the corrosion resistance, chemical resistance, migration resistance, etc. of the electrode wiring made of Al or Al alloy are improved.
このため、電極配線の側面において、Ａβ原子の欠け、
横方向のヒロックなどが確実に防止され、電極配線の断
線あるいは短絡などが確実に防止される。さらに、パッ
シベーション膜のステップカバレッジも向上するため、
信頼性の高い半導体装置が提供される。For this reason, on the side surface of the electrode wiring, Aβ atoms are missing,
Horizontal hillocks are reliably prevented, and disconnections or short circuits of electrode wiring are reliably prevented. Furthermore, the step coverage of the passivation film is improved, so
A highly reliable semiconductor device is provided.
第１図（ａ）〜（ｅ）は本発明の一実施例であるＭＯ３
形半導体装置に電極配線を形成する工程を説明する概略
断面図である。
１・・・ＭＯ３形半導体装置（半導体装置）、２・・・
単結晶シリコン、３・・・絶縁膜、４・・・多結晶シリ
コン、５・・・シリサイド層、６・・・二層配線、７・
・・拡散層、８・・・絶ｉ工膜、９・・・層間絶縁膜、
１０・・・電極配線、１０ａ ・ ・ ・シリサイド層
、１０’ｂ・ ・ ・Ａｌ層、１１・・・シリサイド、
１２・・・パッシベーション膜。
第１図
１１：シリ′７４トFIGS. 1(a) to (e) show MO3 which is an embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view illustrating a process of forming electrode wiring in a shaped semiconductor device. 1... MO3 type semiconductor device (semiconductor device), 2...
Single crystal silicon, 3... Insulating film, 4... Polycrystalline silicon, 5... Silicide layer, 6... Double layer wiring, 7...
...diffusion layer, 8... insulating film, 9... interlayer insulating film,
10... Electrode wiring, 10a... Silicide layer, 10'b... Al layer, 11... Silicide,
12... Passivation film. Figure 1 11: Series '74
Claims (1)
たはＡｌ合金を電極配線として備えた半導体装置であっ
て、前記電極配線の側面にシリサイドが形成されている
ことを特徴とする半導体装置。 ２、上面および下面にシリサイド層が形成されたＡｌま
たはＡｌ合金の電極配線の全面にシリサイドを堆積させ
た後、電極配線の側面にシリサイドが形成されるよう異
方性エッチングすることを特徴とする請求項１記載の半
導体装置の製造方法。[Claims] 1. A semiconductor device comprising an electrode wiring made of Al or an Al alloy on which a silicide layer is formed on the upper and lower surfaces, characterized in that silicide is formed on the side surface of the electrode wiring. semiconductor devices. 2. After depositing silicide on the entire surface of an Al or Al alloy electrode wiring with a silicide layer formed on the upper and lower surfaces, anisotropic etching is performed so that silicide is formed on the side surfaces of the electrode wiring. A method for manufacturing a semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6953688A JPH01243548A (en) | 1988-03-25 | 1988-03-25 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
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| JP6953688A JPH01243548A (en) | 1988-03-25 | 1988-03-25 | Semiconductor device and its manufacture |
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|---|---|
| JPH01243548A true JPH01243548A (en) | 1989-09-28 |
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| JP6953688A Pending JPH01243548A (en) | 1988-03-25 | 1988-03-25 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243548A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7531373B2 (en) | 2007-09-19 | 2009-05-12 | Micron Technology, Inc. | Methods of forming a conductive interconnect in a pixel of an imager and in other integrated circuitry |
| US8721901B2 (en) | 2007-10-05 | 2014-05-13 | Micron Technology, Inc. | Methods of processing substrates and methods of forming conductive connections to substrates |
-
1988
- 1988-03-25 JP JP6953688A patent/JPH01243548A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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