JP2524526B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JP2524526B2 JP2524526B2 JP1088006A JP8800689A JP2524526B2 JP 2524526 B2 JP2524526 B2 JP 2524526B2 JP 1088006 A JP1088006 A JP 1088006A JP 8800689 A JP8800689 A JP 8800689A JP 2524526 B2 JP2524526 B2 JP 2524526B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring layer
- contact hole
- aluminum
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高信頼性の配線を有する半導体装置特に高
集積化半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having highly reliable wiring, particularly to a highly integrated semiconductor device.
（従来の技術） 第２図は従来の半導体装置の拡散層へ配線層を接続す
る工程順断面図である。第２図において、１はシリコン
基板、２は拡散層、３は絶縁膜、４はコンタクトホー
ル、10はアルミニウム膜、11は保護膜、12はホトレジス
ト膜である。(Prior Art) FIG. 2 is a cross-sectional view in order of the steps of connecting a wiring layer to a diffusion layer of a conventional semiconductor device. In FIG. 2, 1 is a silicon substrate, 2 is a diffusion layer, 3 is an insulating film, 4 is a contact hole, 10 is an aluminum film, 11 is a protective film, and 12 is a photoresist film.
次に従来例の工程について説明する。まず、第２図
（ａ）に示すように、表面近傍に拡散層２を含んだシリ
コン基板１上に絶縁膜３を気相成長（CVD）法により形
成した後、拡散層２を接続するためのコンタクトホール
４を形成するため、ホトレジスト膜12に覆われていない
絶縁膜３をエッチング除去する。その除去する量は絶縁
膜３の約分程度である（第２図（ｂ））。その後第２図
（ｃ）に示すように、今度は異方性エッチングにより、
絶縁膜３の残り半分をエッチングし、拡散層２の表面を
露出させる。続いてホトレジスト膜12を除去する。次に
重量比１％の濃度のSiを含んだアルミニウム膜10をスパ
ッタリング法にて形成し、所定のパターンに加工し配線
用の形成を終了する。最後に保護膜11を全面に形成する
（第２図（ｄ））。Next, the steps of the conventional example will be described. First, as shown in FIG. 2A, in order to connect the diffusion layer 2 after forming the insulating film 3 on the silicon substrate 1 including the diffusion layer 2 near the surface by the vapor phase epitaxy (CVD) method. The insulating film 3 not covered with the photoresist film 12 is removed by etching in order to form the contact hole 4. The amount to be removed is about the amount of the insulating film 3 (FIG. 2 (b)). Then, as shown in FIG. 2 (c), this time by anisotropic etching,
The other half of the insulating film 3 is etched to expose the surface of the diffusion layer 2. Then, the photoresist film 12 is removed. Next, an aluminum film 10 containing Si at a concentration of 1% by weight is formed by a sputtering method, processed into a predetermined pattern, and the formation for wiring is completed. Finally, the protective film 11 is formed on the entire surface (FIG. 2 (d)).
（発明が解決しようとする課題） しかしながら、上記従来の方法により拡散層へ接続す
る配線層を形成した場合、多くの問題が生じ、半導体素
子の微細化，高集積化により問題は更に深刻になる。す
なわち、まず第２図（ｄ）に示すように、アルミニウム
膜10の膜厚がコンタクトホール４の底部で極端に薄くな
る。コンタクトホール４のサイズが小さくなればなる程
薄くなり、あるサイズ以下ではほとんど断線に使い状態
になる。たとえ、工程終了後断線に至らなかったとして
も、使用の間に断線に至る可能性が高く信頼性の面にお
いて問題である。また、配線を保護するための保護膜11
の被覆特性が、コンタクトホールの底部で著しく悪くな
る。最悪の場合にはほとんど被覆できない部分が生じ、
信頼性の面において問題である。(Problems to be Solved by the Invention) However, when the wiring layer connected to the diffusion layer is formed by the above-mentioned conventional method, many problems occur, and the problem becomes more serious due to the miniaturization and high integration of semiconductor elements. . That is, first, as shown in FIG. 2D, the film thickness of the aluminum film 10 becomes extremely thin at the bottom of the contact hole 4. As the size of the contact hole 4 becomes smaller, the contact hole 4 becomes thinner. Below a certain size, the contact hole 4 is almost used for disconnection. Even if the wire does not break after the process is completed, there is a high possibility that the wire will break during use, which is a problem in terms of reliability. In addition, a protective film 11 for protecting the wiring
The coating properties of are significantly worse at the bottom of the contact holes. In the worst case, there is a part that can hardly be covered,
This is a problem in terms of reliability.
本発明は上記従来の問題を解決するものであり、配線
層の信頼性を高めるととともに被覆特性を向上させた半
導体装置を提供することを目的とするものである。The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor device in which the reliability of the wiring layer is improved and the covering characteristics are improved.
（課題を解決するための手段） 本発明は上記目的を達成するために、半導体装置は、
拡散層と配線層間あるいは下層の配線層と上層の配線層
間に、アルミニウム，チタニウムおよびシリコンからな
る化合物を用いたものである。(Means for Solving the Problems) In order to achieve the above object, the present invention provides a semiconductor device,
A compound made of aluminum, titanium and silicon is used between the diffusion layer and the wiring layer or between the lower wiring layer and the upper wiring layer.
（作 用） したがって、本発明によれば、拡散層と配線層間ある
いは下層の配線層と上層の配線層間、つまりコンタクト
ホール部にアルミニウム，チタニウムおおびシリコンか
らなる化合物を用い、コンタクトホール部を覆う配線層
のコンタクトホール部での薄膜化を防ぎ、配線層の信頼
性を高めるとともに、コンタクトホール部での保護膜の
被覆特性を向上させることができる。そのため外部から
の不純物の侵入を防止し、半導体素子の信頼性が向上す
る。(Operation) Therefore, according to the present invention, a compound made of aluminum, titanium, and silicon is used for the contact layer by covering the contact layer with the diffusion layer and the wiring layer or between the lower wiring layer and the upper wiring layer. It is possible to prevent the wiring layer from being thinned in the contact hole portion, improve the reliability of the wiring layer, and improve the covering property of the protective film in the contact hole portion. Therefore, invasion of impurities from the outside is prevented, and the reliability of the semiconductor element is improved.
（実施例） 第１図は本発明の一実施例におけるシリコン基板に形
成した拡散層へ接続する配線層を形成する場合の工程順
断面図を示したものである。第１図において、１はシリ
コン基板、２は拡散層、３は絶縁膜、４はコンタクトホ
ール、５はポリシリコン膜、６はチタニウム膜、７はア
ルミニウム膜、８はチタニウム・アルミニウム・シリコ
ン合金、９は窒化チタニウム膜、10はアルミニウム膜、
11は保護膜である。(Embodiment) FIG. 1 shows a sectional view in order of steps in the case of forming a wiring layer connected to a diffusion layer formed on a silicon substrate in one embodiment of the present invention. In FIG. 1, 1 is a silicon substrate, 2 is a diffusion layer, 3 is an insulating film, 4 is a contact hole, 5 is a polysilicon film, 6 is a titanium film, 7 is an aluminum film, 8 is a titanium-aluminum-silicon alloy, 9 is a titanium nitride film, 10 is an aluminum film,
11 is a protective film.
次に、上記実施例の工程について説明する。まず、第
１図（ａ）に示すように、シリコン基板１に形成した拡
散層２と、上層に形成する配線層と電気的に分離を行う
ために、膜厚が１μｍの絶縁膜３を半導体素子全面にCV
D法により形成する。つぎに、拡散層２に接続するため
の孔、つまりコンタクトホール４を異方性のエッチング
により形成する。サイズは0.6μｍである。その後、第
１図（ｂ）に示すように、減圧CVD法により厚さ3000Å
のポリシリコン膜５を素子全面に形成するとともに、コ
ンタクトホール４を埋め込む。続いて、ポリシリコン膜
５上に、厚さ2000Åのチタニウム膜６および厚さ1000Å
のアルミニウム膜７をスパッタリング法により成膜し、
積層構造とする。つぎに、第１図（ｃ）に示すように、
コンタクトホール４の位置にのみ、先の積層が残るよう
に、プラズマを用いたドライエッチングにより加工す
る。つぎに、処理温度470℃、処理時間90分の熱処理を
行い、ポリシリコン膜５とチタニウム膜６およびアルミ
ニウム膜７の合金化を行う。その合金化の際、反応によ
る体積収縮のため、第１図（ｄ）に示すような形状とな
る。また、合金化により、 Ti7Al5Si12等の化合物が形成される。通常450℃程度の
温度では、ポリシリコンとチタニウムの反応速度が遅い
が、この二層にアルミニウムを加えることにより、この
三層の反応は急激に進行する。そのため、実施例のよう
に、コンタクトホールが縦方向に長い場合でも、合金化
は容易である。その後、第１図（ｅ）に示すように上層
に形成するアルニミウム膜10とこの合金層の反応を防ぐ
ために、反応性スパッタリングにより、厚さ0.1μｍの
窒化チタニウム膜（TiN）９を形成し、続いて配線層で
ある。厚さ0.8μｍのアルミニウム膜10をスパッタリン
グ法により形成する。その後、配線として機能するよう
に所定のパターンを窒化チタニウム膜９とアルミニウム
膜10の積層配線層を加工する。最後に、配線層を保護す
るため、プラズマCVD法により、厚さ8000Åの窒化ケイ
素膜である保護膜11を成膜する。Next, the process of the above embodiment will be described. First, as shown in FIG. 1A, in order to electrically separate the diffusion layer 2 formed on the silicon substrate 1 from the wiring layer formed on the upper layer, an insulating film 3 having a film thickness of 1 μm is formed on the semiconductor. CV on the entire surface of the element
It is formed by the D method. Next, a hole for connecting to the diffusion layer 2, that is, a contact hole 4 is formed by anisotropic etching. The size is 0.6 μm. Then, as shown in FIG. 1 (b), a thickness of 3000 Å was obtained by the low pressure CVD method.
The polysilicon film 5 is formed on the entire surface of the device, and the contact hole 4 is buried. Subsequently, a titanium film 6 having a thickness of 2000 Å and a thickness of 1000 Å are formed on the polysilicon film 5.
The aluminum film 7 of
It has a laminated structure. Next, as shown in FIG. 1 (c),
Processing is performed by dry etching using plasma so that the previous stack remains only at the position of the contact hole 4. Next, a heat treatment is performed at a treatment temperature of 470 ° C. for a treatment time of 90 minutes to alloy the polysilicon film 5, the titanium film 6 and the aluminum film 7. At the time of alloying, the shape is as shown in FIG. 1 (d) due to the volume shrinkage due to the reaction. In addition, a compound such as Ti 7 Al 5 Si 12 is formed by alloying. Normally, at a temperature of about 450 ° C., the reaction rate between polysilicon and titanium is slow, but the addition of aluminum to the two layers causes the reaction of the three layers to proceed rapidly. Therefore, even if the contact hole is long in the vertical direction as in the embodiment, alloying is easy. Thereafter, as shown in FIG. 1 (e), a titanium nitride film (TiN) 9 having a thickness of 0.1 μm is formed by reactive sputtering in order to prevent the reaction between the aluminum film 10 formed in the upper layer and this alloy layer. Next is the wiring layer. An aluminum film 10 having a thickness of 0.8 μm is formed by a sputtering method. Then, a laminated wiring layer of the titanium nitride film 9 and the aluminum film 10 is processed into a predetermined pattern so as to function as a wiring. Finally, in order to protect the wiring layer, a protective film 11 which is a silicon nitride film having a thickness of 8000Å is formed by a plasma CVD method.
（発明の効果） 本発明は上記実施例から明らかなように、拡散層と配
線層間あるいは、下層の配線層と上層の配線層間のコン
タクトホール部を、アルミニウム，チタニウムおよびシ
リコンからなる化合物で埋め込むため、コンタクトホー
ル部を覆う配線層のコンタクトホール部での薄膜化を防
ぎ、配線層の信頼性を高めるとともに、コンタクトホー
ル部での保護膜の被覆特性を向上させることができる。
そのため、外部からの不純物の侵入を防止し、半導体素
子の信頼性が向上する効果を有する。(Effects of the Invention) As is apparent from the above-described embodiments, the present invention is to fill the contact hole portion between the diffusion layer and the wiring layer or between the lower wiring layer and the upper wiring layer with a compound made of aluminum, titanium and silicon. It is possible to prevent the wiring layer covering the contact hole portion from being thinned in the contact hole portion, improve the reliability of the wiring layer, and improve the covering property of the protective film in the contact hole portion.
Therefore, it has the effect of preventing impurities from entering from the outside and improving the reliability of the semiconductor element.
また、本実施例では、拡散層と配線層との接続に関し
て述べたが、下層の配線層と上層配線層との接続に用い
ても同様の効果が得られる。Further, in this embodiment, the connection between the diffusion layer and the wiring layer has been described, but the same effect can be obtained by using the connection between the lower wiring layer and the upper wiring layer.
第１図（ａ）〜（ｅ）は本発明の一実施例における半導
体装置の製造工程の工程順断面図、第２図（ａ）〜
（ｄ）は、従来の工程順断面図である。 １……シリコン基板、２……拡散層、３……絶縁膜、４
……コンタクトホール、５……ポリシリコン膜、６……
チタニウム膜、７……アルミニウム膜、８……チタニウ
ム・アルミニウム・シリコン合金、９……窒化チタニウ
ム膜、10……アルミニウム膜、11……保護膜、12……ホ
トレジスト膜。1A to 1E are cross-sectional views in order of the process of manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS.
FIG. 3D is a sectional view of a conventional process sequence. 1 ... Silicon substrate, 2 ... Diffusion layer, 3 ... Insulating film, 4
...... Contact hole, 5 …… Polysilicon film, 6 ……
Titanium film, 7 ... Aluminum film, 8 ... Titanium-aluminum-silicon alloy, 9 ... Titanium nitride film, 10 ... Aluminum film, 11 ... Protective film, 12 ... Photoresist film.
Claims (1)
の接続子に、あるいは拡散層と配線層との接続子に、熱
処理により合金化したアルミニウム，チタニウムおよび
シリコンの化合物を用いることを特徴とする半導体装
置。1. A compound of aluminum, titanium and silicon alloyed by heat treatment is used for a connector between a wiring layer provided on a semiconductor element and another wiring layer or for a connector between a diffusion layer and a wiring layer. A semiconductor device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088006A JP2524526B2 (en) | 1989-04-10 | 1989-04-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088006A JP2524526B2 (en) | 1989-04-10 | 1989-04-10 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02268455A JPH02268455A (en) | 1990-11-02 |
| JP2524526B2 true JP2524526B2 (en) | 1996-08-14 |
Family
ID=13930719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088006A Expired - Fee Related JP2524526B2 (en) | 1989-04-10 | 1989-04-10 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2524526B2 (en) |
-
1989
- 1989-04-10 JP JP1088006A patent/JP2524526B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02268455A (en) | 1990-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5470793A (en) | Method of via formation for the multilevel interconnect integrated circuits | |
| US9287166B2 (en) | Barrier for through-silicon via | |
| US7145235B2 (en) | Hermetic passivation structure with low capacitance | |
| US6143672A (en) | Method of reducing metal voidings in 0.25 μm AL interconnect | |
| US4417387A (en) | Gold metallization in semiconductor devices | |
| JPH0770595B2 (en) | Method for forming metal contact of semiconductor device | |
| US20040222526A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2524526B2 (en) | Semiconductor device | |
| JPH09283624A (en) | Manufacture of semiconductor device | |
| JP3534269B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6133628A (en) | Metal layer interconnects with improved performance characteristics | |
| JPH0316220A (en) | Manufacture of semiconductor device | |
| US5970377A (en) | Method of forming a metal interconnection line for semiconductor device | |
| US6340638B1 (en) | Method for forming a passivation layer on copper conductive elements | |
| JPH11340228A (en) | Semiconductor device having al-alloy wiring | |
| JPH08139190A (en) | Manufacture of semiconductor device | |
| JPH0332214B2 (en) | ||
| JP2933766B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6559542B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2988943B2 (en) | Method of forming wiring connection holes | |
| JPH0736394B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3029507B2 (en) | Wiring layer connection structure of semiconductor device | |
| JPH0786209A (en) | Manufacture of semiconductor device | |
| JPH0793353B2 (en) | Method for manufacturing semiconductor device | |
| JP3246035B2 (en) | Metal film forming method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |