JPH0786209A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPH0786209A
JPH0786209A JP22628193A JP22628193A JPH0786209A JP H0786209 A JPH0786209 A JP H0786209A JP 22628193 A JP22628193 A JP 22628193A JP 22628193 A JP22628193 A JP 22628193A JP H0786209 A JPH0786209 A JP H0786209A
Authority
JP
Japan
Prior art keywords
thin film
hole
refractory metal
insulating layer
conductive region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP22628193A
Other languages
Japanese (ja)
Inventor
Terumi Hiramatsu
てるみ 平末
Tsutomu Hosoda
勉 細田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP22628193A priority Critical patent/JPH0786209A/en
Publication of JPH0786209A publication Critical patent/JPH0786209A/en
Withdrawn legal-status Critical Current

Links

Abstract

PURPOSE:To form a via hole small in wiring resistance, concerning the method of forming a via hole which has a barrier layer only on the bottom and does not have a barrier layer on the side. CONSTITUTION:This manufacture comprises a process of opening a hole 5 in the insulating layer 3 covering a conductive region 2 and stacking a high melting point film 4 consisting of a high melting metal or high melting point metal compound by sputtering, a process of removing the high melting point metallic film 4 stacked on the sidewall of the hole 5, leaving the high melting point metallic film 4 stacked on the surface of the conductive region 2 and the surface of the insulating layer 3, as a barrier layer 4a, and a process of stopping the hole (5) in the insulating layer 3 and stacking a conductor layer and patterning it so as to form an upper wiring 7.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置の製造方法に
関し,とくに小さな配線抵抗を有するビアホールの形成
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to the formation of via holes having a small wiring resistance.

【0002】半導体装置のビアホールの微細化,例えば
多層配線間を接続する孔又は半導体領域と配線とを接続
するコンタクトホールの微細化は,これらビアホールの
アスペクト比を大きくし配線抵抗を増大させる結果,エ
レクトロマイグレーションを招来し半導体装置の信頼性
を劣化させる。
The miniaturization of via holes in semiconductor devices, for example, the miniaturization of holes for connecting multi-layered wiring or contact holes for connecting semiconductor regions and wiring, increases the aspect ratio of these via holes and increases wiring resistance. This causes electromigration and deteriorates the reliability of the semiconductor device.

【0003】このため,微細配線ではビアホールのアス
ペクト比を低下させ,ビアホールの配線抵抗を減少する
必要がある。
Therefore, in fine wiring, it is necessary to reduce the aspect ratio of the via hole and reduce the wiring resistance of the via hole.

【0004】[0004]

【従来の技術】半導体装置に用いられるビアホールは,
マイグレーション防止を目的として,接続すべき上下の
配線間を,通常は高融点金属又はその化合物からなる高
融点メタル薄膜を拡散バリア層として挟み,導電体から
なる栓で接続する。
2. Description of the Related Art Via holes used in semiconductor devices are
For the purpose of preventing migration, upper and lower wirings to be connected are usually sandwiched by a refractory metal thin film made of a refractory metal or a compound thereof as a diffusion barrier layer and connected by a plug made of a conductor.

【0005】かかるビアホールの形成工程を図2を参照
して説明する。図2は,従来の実施例断面工程図であ
り,半導体装置におけるビアホールの形成過程を表して
いる。従来のビアホールの形成では,先ず,図2(a)
を参照して,表面が絶縁された半導体基板1上に,導電
領域2としてアルミニウムの下層配線2aを形成する。
次いで,基板上全面に,下層配線2aを覆う,例えば燐
ガラス(PSG)からなる絶縁層3を堆積する。
A process of forming such a via hole will be described with reference to FIG. FIG. 2 is a cross-sectional process diagram of a conventional example, showing a process of forming a via hole in a semiconductor device. In forming a conventional via hole, first, as shown in FIG.
Referring to, a lower layer wiring 2a of aluminum is formed as a conductive region 2 on the semiconductor substrate 1 whose surface is insulated.
Next, an insulating layer 3 made of, for example, phosphorous glass (PSG), which covers the lower layer wiring 2a, is deposited on the entire surface of the substrate.

【0006】次いで,絶縁層3を貫通する孔5を下層配
線2a上に開設する。次いで,図2(b)を参照して,
絶縁層3の上表面及び孔5内面を覆う高融点メタル薄膜
4を堆積する。
Next, a hole 5 penetrating the insulating layer 3 is formed on the lower wiring 2a. Then, referring to FIG.
A refractory metal thin film 4 covering the upper surface of the insulating layer 3 and the inner surface of the hole 5 is deposited.

【0007】次いで,図2(c)を参照して,高融点メ
タル薄膜4上に該孔5を埋め込みアルミニウム層を堆積
し,このアルミニウム層をパターニングして上層配線7
を形成する。このとき,アルミニウムで埋め込まれた孔
5が下層配線2aと上層配線7とを接続するビアホール
を構成する。
Next, referring to FIG. 2C, an aluminum layer is deposited on the refractory metal thin film 4 by filling the holes 5, and the aluminum layer is patterned to form the upper wiring 7.
To form. At this time, the hole 5 filled with aluminum constitutes a via hole that connects the lower layer wiring 2a and the upper layer wiring 7.

【0008】かかる工程で形成されたビアホールは,下
層配線2aの表面以外に,ビアホールの外周面にも高融
点メタル薄膜4が形成される。このビアホール外周面に
形成された高融点メタル薄膜4があるために,孔5を埋
め込むアルミニウム栓が細くなる。その結果,実効的な
ビアホールの直径が小さく,アスペクト比が大きくなる
ためビアホールの配線抵抗が増加するのである。このた
め,電流密度の増大とともに,マイグレーションを起こ
し易くなる。
In the via hole formed in this step, the refractory metal thin film 4 is formed not only on the surface of the lower layer wiring 2a but also on the outer peripheral surface of the via hole. Since the refractory metal thin film 4 is formed on the outer peripheral surface of the via hole, the aluminum plug filling the hole 5 becomes thin. As a result, the effective via hole diameter is small and the aspect ratio is large, so that the wiring resistance of the via hole increases. For this reason, migration tends to occur as the current density increases.

【0009】[0009]

【発明が解決しようとする課題】上述したように,従来
の半導体装置の製造方法では,ビアホールの外周に高融
点メタル薄膜が形成されるためアルミニウム栓径が細く
なり,配線抵抗及び電流密度が大きくなるため,マイグ
レーションを起こし易いという問題がある。
As described above, in the conventional method of manufacturing a semiconductor device, since the refractory metal thin film is formed on the outer periphery of the via hole, the diameter of the aluminum plug is reduced and the wiring resistance and the current density are increased. Therefore, there is a problem that migration easily occurs.

【0010】本発明は,ビアホールを構成する孔側壁面
上に堆積された高融点メタル薄膜を,孔側壁と直交する
平面上に堆積された高融点メタル薄膜とのエッチング速
度が相違することを利用して選択的に除去することで,
外周に高融点メタル薄膜を有しないビアホールを形成
し,導体となる栓径が太くかつ配線抵抗が小さいビアホ
ールを形成する半導体装置の製造方法を提供することを
目的とする。
The present invention utilizes the fact that the refractory metal thin film deposited on the side wall surface of the hole forming the via hole has a different etching rate from the refractory metal thin film deposited on the plane orthogonal to the side wall of the hole. And selectively remove it,
An object of the present invention is to provide a method for manufacturing a semiconductor device, in which a via hole having no high melting point metal thin film is formed on the outer circumference, and a via hole having a large plug diameter serving as a conductor and having a small wiring resistance is formed.

【0011】[0011]

【課題を解決するための手段】図1は本発明の実施例断
面工程図であり,半導体装置のビアホールを表してい
る。
FIG. 1 is a sectional process view of an embodiment of the present invention, showing a via hole of a semiconductor device.

【0012】上記課題を解決するために,図1を参照し
て,本発明の第一の構成は,基板1上に形成された下層
配線又は半導体領域からなる導電領域2と,該導電領域
2上に設けられた絶縁層3を貫通して,該絶縁層3上に
設けられた上層配線7と該導電領域2とを電気的に接続
するビアホール8を有する半導体装置の製造方法におい
て,該基板1上に該導電領域2を覆う該絶縁層3を堆積
する工程と,次いで,該絶縁層3に該ビアホール8を画
定する孔5を開設する工程と,次いで,該孔5の底に表
出する該導電領域2の表出面,該孔5の側壁面及び該絶
縁層3の上表面を覆う高融点金属又は高融点金属化合物
からなる高融点メタル薄膜4をスパッタにより堆積する
工程と,次いで,該高融点金属又は該高融点金属化合物
の等方性エッチングを用いてする該高融点メタル薄膜4
のエッチングにより,該導電領域2の表出面及び該絶縁
層3上の表面上に堆積した該高融点メタル薄膜4をバリ
ア層4aとして残し,かつ該孔5の側壁面上に堆積した
該高融点メタル薄膜4を除去する工程と,次いで,該絶
縁層3上に該孔5を埋込み堆積された導電体層をパター
ニングして上層配線7を形成し,該上層配線7と該導電
領域2とを該バリア層4aを挟み該孔5を通して接続す
る該ビアホール8を形成する工程とを有することを特徴
として構成し,及び,第二の構成は,第一の構成の半導
体装置の製造方法において,該上層配線7は,アルミニ
ウム又はアルミニウム合金からなり,該高融点メタル薄
膜4は,チタン,タングステン,窒化チタン若しくはチ
タンタングステンの薄膜,又はチタン薄膜及び該チタン
薄膜上に設けられた窒化チタン薄膜からなることを特徴
として構成し,及び,第三の構成は,第一又は第二の構
成の半導体装置の製造方法において,該高融点メタル薄
膜4を除去する工程後,該ビアホール8を形成する工程
前に,該絶縁層3上に該孔5を埋込むレジスト6を堆積
する工程と,次いで,該レジスト6をエッチバックし
て,該孔5を埋め込む該レジスト6を残し,該絶縁層3
上の該レジスト6を除去する工程とを有することを特徴
として構成する。
In order to solve the above-mentioned problems, referring to FIG. 1, the first structure of the present invention is that a conductive region 2 formed of a lower layer wiring or a semiconductor region formed on a substrate 1 and the conductive region 2 are formed. In a method of manufacturing a semiconductor device having a via hole 8 penetrating through an insulating layer 3 provided above and electrically connecting an upper wiring 7 provided on the insulating layer 3 to the conductive region 2, A step of depositing the insulating layer 3 covering the conductive region 2 on the insulating layer 3, a step of forming a hole 5 defining the via hole 8 in the insulating layer 3, and a step of exposing the bottom of the hole 5; A step of depositing a refractory metal thin film 4 made of a refractory metal or a refractory metal compound covering the exposed surface of the conductive region 2, the side wall surface of the hole 5 and the upper surface of the insulating layer 3 by sputtering; Isotropic etching of the refractory metal or the refractory metal compound The refractory metal thin film 4 for using
Of the high melting point metal thin film 4 deposited on the exposed surface of the conductive region 2 and the surface of the insulating layer 3 as a barrier layer 4a, and the high melting point deposited on the side wall surface of the hole 5. The step of removing the metal thin film 4 is performed, and then the conductor layer in which the holes 5 are filled and deposited on the insulating layer 3 is patterned to form the upper layer wiring 7, and the upper layer wiring 7 and the conductive region 2 are formed. And a step of forming the via hole 8 that sandwiches the barrier layer 4a and connects through the hole 5, and the second configuration is a method for manufacturing a semiconductor device having the first configuration. The upper wiring 7 is made of aluminum or an aluminum alloy, and the refractory metal thin film 4 is a thin film of titanium, tungsten, titanium nitride or titanium tungsten, or a titanium thin film and the titanium thin film. The third structure is characterized by comprising a titanium nitride thin film, and the third structure is the method for manufacturing a semiconductor device having the first or second structure, and after the step of removing the refractory metal thin film 4, the via hole 8 is formed. The step of depositing a resist 6 for filling the hole 5 on the insulating layer 3 before the step of forming a step, and then etching back the resist 6 to leave the resist 6 for filling the hole 5; Insulation layer 3
And a step of removing the resist 6 above.

【0013】[0013]

【作用】本発明の構成では,図1(a)を参照して,先
ず,既述した従来のビアホールの形成と同様に,導電領
域2を被覆する絶縁層3に,底に導電領域2を表出する
孔5を開設し,その孔5の全内壁面及び絶縁層3上面を
覆う高融点メタル薄膜4をスパッタにより堆積する。
In the structure of the present invention, referring to FIG. 1A, first, similarly to the formation of the conventional via hole described above, the conductive layer 2 is formed on the insulating layer 3 covering the conductive region 2 and the conductive region 2 is formed on the bottom. The exposed hole 5 is opened, and the refractory metal thin film 4 covering the entire inner wall surface of the hole 5 and the upper surface of the insulating layer 3 is deposited by sputtering.

【0014】本発明の構成では,次いで,高融点金属又
はその化合物を等方的にエッチングする手段,例えば等
方性の化学的エッチングをもって,孔内面の高融点メタ
ル薄膜をエッチングする。
In the structure of the present invention, the refractory metal thin film on the inner surface of the hole is then etched by means for isotropically etching the refractory metal or its compound, for example, isotropic chemical etching.

【0015】ところで,スパッタにより堆積された高融
点メタル薄膜4は,基板1表面に垂直な柱状構造を有す
るため,基板1表面と垂直な孔5側壁面上に堆積した高
融点メタル薄膜4の方が,基板1表面に平行する導電領
域2の表面及び絶縁膜3の上表面上に堆積した高融点メ
タル薄膜4よりもエッチング速度が早いのである。
Since the refractory metal thin film 4 deposited by sputtering has a columnar structure perpendicular to the surface of the substrate 1, the refractory metal thin film 4 deposited on the side wall surface of the hole 5 perpendicular to the surface of the substrate 1 is better. However, the etching rate is higher than that of the refractory metal thin film 4 deposited on the surface of the conductive region 2 parallel to the surface of the substrate 1 and the upper surface of the insulating film 3.

【0016】従って,図1(b)を参照して,かかる孔
5内に堆積する高融点メタル薄膜4に,通常の等方性エ
ッチングを適用することで,孔5側壁面上に堆積した高
融点メタル薄膜4のみを除去することができる。一方,
孔5の底面に表出する導電領域2表面及び絶縁層3の上
面に堆積する高融点メタル薄膜4は,堆積時の膜厚より
は薄くなるものの薄膜として残留し,バリア層4aとな
る。その残留する膜厚は,基板1表面に垂直な面と平行
な面上にそれぞれ堆積した高融点メタル薄膜のエッチン
グ速度の差と,堆積当初の膜厚とにより定まる。このエ
ッチング速度の差と堆積当初の膜厚は,通常明確に決定
され,また容易に制御することができるから,残留する
膜厚,即ちバリア層4aの膜厚は容易かつ精密に制御さ
れる。
Therefore, referring to FIG. 1B, by applying a normal isotropic etching to the refractory metal thin film 4 deposited in the hole 5, the high-melting point metal deposited on the side wall surface of the hole 5 is etched. Only the melting point metal thin film 4 can be removed. on the other hand,
The refractory metal thin film 4 deposited on the surface of the conductive region 2 exposed on the bottom surface of the hole 5 and on the upper surface of the insulating layer 3 remains as a thin film although it is thinner than the film thickness at the time of deposition, and becomes the barrier layer 4a. The remaining film thickness is determined by the difference between the etching rates of the refractory metal thin films deposited on the surface perpendicular to the surface of the substrate 1 and the film thickness at the time of deposition. The difference between the etching rates and the film thickness at the beginning of deposition are usually clearly determined and can be easily controlled, so that the remaining film thickness, that is, the film thickness of the barrier layer 4a is easily and precisely controlled.

【0017】本構成では,図1(e)を参照して,上記
工程により形成された,底面にバリア層4aを有し,か
つ側壁面の高融点メタル薄膜が除去された孔5を,上層
配線7材料により埋込み,ビアホール8を形成する。か
かるビアホール8は,既述の従来のビアホールのように
ビアホール外周に高融点メタル薄膜が存在しないので,
ビアホール8の栓となる導電体の径は孔5の径と同一と
なる。このため,高融点メタル薄膜による実質的なビア
ホールの小径化を回避できるから,小さな配線抵抗と小
さなアスペクト比のビアホールを形成でき,耐マイグレ
ーション性に優れた配線が実現される。
In this structure, referring to FIG. 1 (e), the hole 5 formed by the above process and having the barrier layer 4a on the bottom surface and the refractory metal thin film on the side wall surface is removed is formed in the upper layer. A via hole 8 is formed by embedding the material of the wiring 7. Unlike the conventional via hole described above, the via hole 8 has no refractory metal thin film on the outer periphery of the via hole.
The diameter of the conductor serving as the plug of the via hole 8 is the same as the diameter of the hole 5. Therefore, the diameter of the via hole can be prevented from being substantially reduced due to the high melting point metal thin film, so that the via hole having a small wiring resistance and a small aspect ratio can be formed, and the wiring excellent in migration resistance can be realized.

【0018】本発明の第二の構成では,配線材料として
アルミニウム又はその合金を用いた場合のビアホールの
形成に関し,バリア層として,チタン,タングステン,
窒化チタン,チタンタングステンの薄膜を用いる。さら
に,バリア層として,該チタン薄膜上に窒化チタン薄膜
を設けた2層構造(以下「窒化チタン/チタン薄膜」と
いう。)とすることもできる。ここで,窒化チタン/チ
タン薄膜,窒化チタンの等方性エッチングはアンモニュ
ウム及び硝酸の混液をエッチャントするウエットエッチ
ングによりなすことができる。また,タングステン,チ
タンタングステンの等方性エッチングはフェリシアン化
カリウムをエッチャントとしてなすことができる。
The second structure of the present invention relates to the formation of a via hole when aluminum or its alloy is used as a wiring material, and titanium, tungsten,
A thin film of titanium nitride or titanium tungsten is used. Further, the barrier layer may have a two-layer structure in which a titanium nitride thin film is provided on the titanium thin film (hereinafter referred to as "titanium nitride / titanium thin film"). Here, the isotropic etching of the titanium nitride / titanium thin film and titanium nitride can be performed by wet etching using an etchant of a mixed solution of ammonium and nitric acid. In addition, isotropic etching of tungsten and titanium tungsten can be performed using potassium ferricyanide as an etchant.

【0019】第三の構成では,第一又は第二の構成によ
り側壁面上に堆積した高融点メタル薄膜が除去され,底
面にのみバリア層として高融点メタル薄膜が残る孔をレ
ジストで埋込み,個のレジストで孔内面を保護して,孔
の外側,即ち絶縁層の上面に堆積する高融点メタル薄膜
をエッチングして除去する。この構成では,絶縁層上に
設けられる配線の下にはバリア層が存在しないため,同
一高さの配線に比して配線抵抗が小さい。
In the third structure, the refractory metal thin film deposited on the side wall surface is removed by the first or second structure, and the holes in which the refractory metal thin film remains as a barrier layer only on the bottom surface are filled with a resist, The resist is used to protect the inner surface of the hole, and the refractory metal thin film deposited on the outer side of the hole, that is, on the upper surface of the insulating layer is removed by etching. In this configuration, since the barrier layer does not exist under the wiring provided on the insulating layer, the wiring resistance is smaller than that of the wiring having the same height.

【0020】[0020]

【実施例】本発明を,半導体装置の多層配線間を接続す
るビアホールの形成に用いられた実施例を参照して説明
する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described with reference to the embodiments used for forming via holes for connecting multi-layer wirings of a semiconductor device.

【0021】先ず,半導体素子が形成された半導体ウエ
ーハの表面に酸化シリコンを形成して,表面が絶縁され
た半導体基板を形成する。次いで,図1(a)を参照し
て,上記半導体基板1上にアルミニウム又はその合金か
らなる下層配線2aを導電領域2として形成する。この
下層配線2aは,通常の半導体装置の配線の製作工程に
より,例えばスパッタされた配線材料のパターニングに
より形成できる。なお,本実施例において,下層配線2
aに代えて,半導体基板1に形成された不純物領域を導
電領域2とする場合も以下の工程は同様になされる。
First, silicon oxide is formed on the surface of a semiconductor wafer on which a semiconductor element is formed to form a semiconductor substrate whose surface is insulated. Next, referring to FIG. 1A, a lower layer wiring 2a made of aluminum or its alloy is formed as a conductive region 2 on the semiconductor substrate 1. This lower layer wiring 2a can be formed by a normal wiring manufacturing process of a semiconductor device, for example, by patterning a sputtered wiring material. In this embodiment, the lower layer wiring 2
If the impurity region formed in the semiconductor substrate 1 is used as the conductive region 2 instead of a, the following steps are performed in the same manner.

【0022】次いで,導電領域2を覆う例えば厚さ70
0nmの酸化シリコンを基板上全面に堆積し,絶縁層3を
形成する。その後,絶縁層3の導電領域2上に例えば直
径600nmの孔5を開設する。
Then, the conductive region 2 is covered with, for example, a thickness 70.
An insulating layer 3 is formed by depositing 0 nm silicon oxide on the entire surface of the substrate. After that, a hole 5 having a diameter of, for example, 600 nm is formed on the conductive region 2 of the insulating layer 3.

【0023】次いで,高融点メタル薄膜4として,例え
ば窒化チタンをスパッタにより孔5内壁面を覆い基板1
上全面に延在するように堆積する。次いで,アンモニュ
ウム及び硝酸の混液に基板1を浸漬して,高融点メタル
薄膜4をエッチングする。このエッチングは,図1
(b)を参照して,孔側壁面上に堆積した高融点メタル
薄膜4が略除去された時点で終了する。勿論当初の高融
点メタル薄膜4の膜厚を予め厚く堆積しておくことで,
オーバエッチングすることもできる。このエッチングの
結果,孔5の底面に表出する導電領域2上に例えば厚さ
100nmの窒化チタンからなるバリア層4aが形成さ
れ,他方孔5の側壁は高融点メタル薄膜4が除去され絶
縁層3が表出する。
Next, as the refractory metal thin film 4, for example, titanium nitride is sputtered to cover the inner wall surface of the hole 5 and the substrate 1
Deposit so as to extend over the entire upper surface. Next, the substrate 1 is dipped in a mixed solution of ammonium and nitric acid to etch the refractory metal thin film 4. This etching is shown in Figure 1.
Referring to (b), the process ends when the refractory metal thin film 4 deposited on the side wall surface of the hole is substantially removed. Of course, by preliminarily depositing a high film thickness of the high melting point metal thin film 4,
It can also be over-etched. As a result of this etching, a barrier layer 4a made of, for example, titanium nitride having a thickness of 100 nm is formed on the conductive region 2 exposed on the bottom surface of the hole 5, while the side wall of the hole 5 has the refractory metal thin film 4 removed to form an insulating layer. 3 appears.

【0024】次いで,図1(c)を参照して,基板1上
にレジスト6を例えばスピンコートにより堆積する。次
いで,レジスト1の全面をエッチングしてレジスト6を
基板1表面と平行に絶縁層3上面のバリア層4aが表出
するまで除去する。このとき,レジスト6はなお孔5を
埋めて残留している。
Next, referring to FIG. 1C, a resist 6 is deposited on the substrate 1 by, for example, spin coating. Next, the entire surface of the resist 1 is etched to remove the resist 6 in parallel with the surface of the substrate 1 until the barrier layer 4a on the upper surface of the insulating layer 3 is exposed. At this time, the resist 6 still fills the hole 5 and remains.

【0025】次いで,図1(d)を参照して,絶縁層3
上面のバリア層4aをエッチングして除去する。次い
で,孔5内のレジストを除去した後,図1(e)を参照
して,孔5を埋込み基板1上全面にアルミニュウム配線
材料を堆積し,パターニングして上層配線7を形成す
る。
Next, referring to FIG. 1D, the insulating layer 3
The barrier layer 4a on the upper surface is etched and removed. Then, after removing the resist in the holes 5, referring to FIG. 1E, the holes 5 are buried and an aluminum wiring material is deposited on the entire surface of the substrate 1 and patterned to form upper layer wirings 7.

【0026】これにより,導電領域2と上層配線7を接
続するビアホール8であって,アルミニュウム配線材料
を栓7aとし,その栓7aと導電領域2との間にバリア
層4aを挟むビアホールが完成する。
As a result, a via hole 8 connecting the conductive region 2 and the upper layer wiring 7 is completed by using the aluminum wiring material as the plug 7a and sandwiching the barrier layer 4a between the plug 7a and the conductive region 2. .

【0027】本実施例により形成されたビアホールは,
アルミニウムの栓の直径が600nmある。この栓は,従
来の周辺部に厚さ100nmのバリア層を有するビアホー
ルにおけるアルミニウムの栓の直径,400nmの場合に
較べ,2倍強の断面積を有する。従って,電気的接続に
主として寄与するアルミニウム栓についてのアスペクト
比,即ち実効的なビアホールのアスペクト比を小さくで
きる。このため,配線抵抗が小さいビアホールが形成さ
れる。
The via hole formed by this embodiment is
The diameter of the aluminum plug is 600 nm. This plug has a cross-sectional area slightly more than twice that of a conventional aluminum plug having a via hole having a barrier layer having a thickness of 100 nm at the peripheral portion, which is 400 nm. Therefore, the aspect ratio of the aluminum plug that mainly contributes to electrical connection, that is, the effective aspect ratio of the via hole can be reduced. Therefore, a via hole with a low wiring resistance is formed.

【0028】[0028]

【発明の効果】上述したように,本発明によれば,孔側
壁上の高融点メタル薄膜を等方性エッチングによって選
択的に除去できるから,ビアホールの栓となる導電体の
直径をビアホール径と同一にできるから栓径が大きくな
り,配線抵抗が小さく,マイグレーションの少ないビア
ホールを容易に形成することができる半導体装置の製造
方法を提供でき,半導体装置の性能向上に寄与するとこ
ろが大きい。
As described above, according to the present invention, the refractory metal thin film on the side wall of the hole can be selectively removed by isotropic etching. Therefore, the diameter of the conductor serving as the plug of the via hole is defined as the via hole diameter. Since they can be made the same, the diameter of the plug can be increased, the wiring resistance can be reduced, and a method of manufacturing a semiconductor device that can easily form a via hole with less migration can be provided, which greatly contributes to the performance improvement of the semiconductor device.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の実施例断面工程図FIG. 1 is a sectional process drawing of an embodiment of the present invention.

【図2】 従来の実施例断面工程図FIG. 2 is a sectional process diagram of a conventional example.

【符号の説明】[Explanation of symbols]

1 基板 2 導電領域 2a 下層配線 3 絶縁層 4 高融点メタル薄膜 4a バリア層 5 孔 6 レジスト 7 上層配線 8 ビアホール DESCRIPTION OF SYMBOLS 1 Substrate 2 Conductive region 2a Lower layer wiring 3 Insulating layer 4 High melting point metal thin film 4a Barrier layer 5 Hole 6 Resist 7 Upper layer wiring 8 Via hole

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 基板(1)上に形成された下層配線又は
半導体領域からなる導電領域(2)と,該導電領域
(2)上に設けられた絶縁層(3)を貫通して,該絶縁
層(3)上に設けられた上層配線(7)と該導電領域
(2)とを電気的に接続するビアホール(8)を有する
半導体装置の製造方法において,該基板(1)上に該導
電領域(2)を覆う該絶縁層(3)を堆積する工程と,
次いで,該絶縁層(3)に該ビアホール(8)を画定す
る孔(5)を開設する工程と,次いで,該孔(5)の底
に表出する該導電領域(2)の表出面,該孔(5)の側
壁面及び該絶縁層(3)の上表面を覆う高融点金属又は
高融点金属化合物からなる高融点メタル薄膜(4)をス
パッタにより堆積する工程と,次いで,該高融点金属又
は該高融点金属化合物の等方性エッチングを用いてする
該高融点メタル薄膜(4)のエッチングにより,該導電
領域(2)の表出面及び該絶縁層(3)上の表面上に堆
積した該高融点メタル薄膜(4)をバリア層(4a)と
して残し,かつ該孔(5)の側壁面上に堆積した該高融
点メタル薄膜(4)を除去する工程と,次いで,該絶縁
層(3)上に該孔(5)を埋込み堆積された導電体層を
パターニングして上層配線(7)を形成し,該上層配線
(7)と該導電領域(2)とを該バリア層(4a)を挟
み該孔(5)を通して接続する該ビアホール(8)を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
1. A conductive region (2) formed of a lower layer wiring or a semiconductor region formed on a substrate (1) and an insulating layer (3) provided on the conductive region (2) are penetrated, In a method of manufacturing a semiconductor device having a via hole (8) for electrically connecting an upper wiring (7) provided on an insulating layer (3) and the conductive region (2), the semiconductor device is provided on the substrate (1) with a via hole (8). Depositing the insulating layer (3) covering the conductive region (2),
Next, a step of forming a hole (5) that defines the via hole (8) in the insulating layer (3), and then, an exposed surface of the conductive region (2) exposed at the bottom of the hole (5), A step of depositing a refractory metal thin film (4) made of a refractory metal or a refractory metal compound covering the side wall surface of the hole (5) and the upper surface of the insulating layer (3) by sputtering; Deposition on the exposed surface of the conductive region (2) and the surface on the insulating layer (3) by etching the refractory metal thin film (4) using isotropic etching of metal or the refractory metal compound. Leaving the refractory metal thin film (4) as a barrier layer (4a) and removing the refractory metal thin film (4) deposited on the side wall surface of the hole (5), and then the insulating layer (3) patterning the deposited conductor layer by embedding the hole (5) above Forming a layer wiring (7) and forming the via hole (8) connecting the upper layer wiring (7) and the conductive region (2) through the hole (5) with the barrier layer (4a) sandwiched therebetween; A method of manufacturing a semiconductor device, comprising:
【請求項2】 請求項1記載の半導体装置の製造方法に
おいて,該上層配線(7)は,アルミニウム又はアルミ
ニウム合金からなり,該高融点メタル薄膜(4)は,チ
タン,タングステン,窒化チタン若しくはチタンタング
ステンの薄膜,又はチタン薄膜及び該チタン薄膜上に設
けられた窒化チタン薄膜からなることを特徴とする半導
体装置の製造方法。
2. The method of manufacturing a semiconductor device according to claim 1, wherein the upper wiring (7) is made of aluminum or an aluminum alloy, and the refractory metal thin film (4) is made of titanium, tungsten, titanium nitride or titanium. A method for manufacturing a semiconductor device, comprising a tungsten thin film, or a titanium thin film, and a titanium nitride thin film provided on the titanium thin film.
【請求項3】 請求項1又は請求項2記載の半導体装置
の製造方法において,該高融点メタル薄膜(4)を除去
する工程後,該ビアホール(8)を形成する工程前に,
該絶縁層(3)上に該孔(5)を埋込むレジスト(6)
を堆積する工程と,次いで,該レジスト(6)をエッチ
バックして,該孔(5)を埋め込む該レジスト(6)を
残し,該絶縁層(3)上の該レジスト(6)を除去する
工程とを有することを特徴とする半導体装置の製造方
法。
3. The method of manufacturing a semiconductor device according to claim 1, wherein after the step of removing the refractory metal thin film (4) and before the step of forming the via hole (8),
A resist (6) for filling the hole (5) on the insulating layer (3).
And then etching back the resist (6) to leave the resist (6) filling the holes (5) and removing the resist (6) on the insulating layer (3). A method of manufacturing a semiconductor device, comprising:
JP22628193A 1993-09-13 1993-09-13 Manufacture of semiconductor device Withdrawn JPH0786209A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22628193A JPH0786209A (en) 1993-09-13 1993-09-13 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22628193A JPH0786209A (en) 1993-09-13 1993-09-13 Manufacture of semiconductor device

Publications (1)

Publication Number Publication Date
JPH0786209A true JPH0786209A (en) 1995-03-31

Family

ID=16842759

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22628193A Withdrawn JPH0786209A (en) 1993-09-13 1993-09-13 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPH0786209A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990052529A (en) * 1997-12-22 1999-07-15 윤종용 Method for forming conductive line in semiconductor device
KR100325303B1 (en) * 1999-06-16 2002-02-21 김영환 Metalline of semiconductor device and method for fabricating the same
US7709376B2 (en) 2007-07-18 2010-05-04 Kabushiki Kaisha Toshiba Method for fabricating semiconductor device and semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990052529A (en) * 1997-12-22 1999-07-15 윤종용 Method for forming conductive line in semiconductor device
KR100325303B1 (en) * 1999-06-16 2002-02-21 김영환 Metalline of semiconductor device and method for fabricating the same
US7709376B2 (en) 2007-07-18 2010-05-04 Kabushiki Kaisha Toshiba Method for fabricating semiconductor device and semiconductor device

Similar Documents

Publication Publication Date Title
US5470793A (en) Method of via formation for the multilevel interconnect integrated circuits
JP2576820B2 (en) Manufacturing method of contact plug
US5543360A (en) Method of making a semiconductor device with sidewall etch stopper and wide through-hole having multilayered wiring structure
JPS6110256A (en) Method of automatically positioning mutual connection line to connecting hole of integrated circuit
JPH01503021A (en) Flattening method for forming through conductors in silicon wafers
JPH05243390A (en) Connecting structure of conductive layer in semiconductor device and its manufacture
US5427982A (en) Method for fabricating a semiconductor device
JP2000243836A (en) Wiring forming method of semiconductor element
JPH0786209A (en) Manufacture of semiconductor device
JPH0817918A (en) Semiconductor device and its manufacture
JP2988943B2 (en) Method of forming wiring connection holes
JPH08139190A (en) Manufacture of semiconductor device
JPH11260967A (en) Semiconductor device and its manufacture
KR960004078B1 (en) Contact forming method by stacked thin layer structure
JP2728073B2 (en) Method for manufacturing semiconductor device
JPH05299418A (en) Manufacture of semiconductor device
JPH05251566A (en) Multilayer interconnection structure
JP3210462B2 (en) Method for manufacturing semiconductor device
JP3237917B2 (en) Method for manufacturing semiconductor device
JP3329148B2 (en) Wiring formation method
JP2723560B2 (en) Method for manufacturing semiconductor device
JPS62136857A (en) Manufacture of semiconductor device
JP2720657B2 (en) Semiconductor device and manufacturing method thereof
JP2738358B2 (en) Method for manufacturing semiconductor device
JPH11135629A (en) Wiring structure of semiconductor device and its forming method

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20001128