KR100325303B1 - Metalline of semiconductor device and method for fabricating the same - Google Patents
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Abstract
본 발명은 다층 배선에서의 배선간 연결 구조를 개선하여 고밀도 전류 인가시에도 단선이 발생하지 않도록한 반도체 소자의 금속 배선 및 그의 제조 방법에 관한 것으로, 그 구조는 상,하부 배선을 포함하는 다층 배선 구조의 반도체 소자에 있어서, 하부 배선의 표면내에 형성되는 베리어층, 상기 베리어층상에 형성되는 콘택홀을 포함하는 층간 절연층, 상기 베리어층 및 하부 배선에 콘택홀을 통하여 직접 연결되는 상기 하부배선과 동일한 물질로 구성된 상부 배선을 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring of a semiconductor device and a method of manufacturing the same, in which a wiring structure is improved in a multilayer wiring so that disconnection does not occur even when a high density current is applied. The structure includes a multilayer wiring including upper and lower wirings. A semiconductor device having a structure, comprising: a barrier layer formed in a surface of a lower wiring, an interlayer insulating layer including a contact hole formed on the barrier layer, and the lower wiring directly connected to the barrier layer and a lower wiring through a contact hole; It includes an upper wiring made of the same material.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 다층 배선에서의 배선간 연결 구조를 개선하여 고밀도 전류 인가시에도 단선이 발생하지 않도록한 반도체 소자의 금속 배선 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a metal wiring of a semiconductor device and a method for manufacturing the semiconductor device, in which a disconnection does not occur even when a high density current is applied by improving the interconnect structure in a multilayer wiring.
일반적으로 고집적 반도체 소자에 있어서는 셀간의 연결을 위한 배선 물질로는 알루미늄이 많이 사용된다.In general, in the highly integrated semiconductor device, aluminum is used as a wiring material for connecting cells.
이는 알루미늄의 저항이 비교적 낮고, 배선 패터닝 공정에서 사용하는 식각 가스인 Cl과 반응하여 발생하는 반응 부산물의 증기압이 높아 식각 공정이 용이하고 하지층과의 접착력이 우수하여 후속 공정중에 문제를 일으킬 가능성이 적기 때문이다.This is because the resistance of aluminum is relatively low and the vapor pressure of the reaction by-product generated by reacting with Cl, an etching gas used in the wiring patterning process, is easy to etch and has excellent adhesion to the underlying layer, which may cause problems in subsequent processes. Because it is a little.
반면에 알루미늄을 금속 배선으로 사용하는 경우에는 멜팅 온도(Melting temperature)가 낮아 후속되는 열공정에 약하고, 전류의 흐름에 의해 발생하는 일렉트로마이그레이션(Electromigration)에 대한 내성이 약하다는 단점을 갖는다.On the other hand, when aluminum is used as a metal wiring, the melting temperature is low, and thus, it is weak in the subsequent thermal process, and has a disadvantage in that the resistance to electromigration caused by the flow of current is weak.
이러한 단점을 극복하기 위하여 실제 공정에서는 후속되는 공정의 온도를 450℃ 이하로 제한하고 일렉트로마이그레이션에 대한 내성을 증대시키기 위하여 순수한 Al내에 Cu,Sc,Si,Pde등과 같은 원소를 첨가하는 방법을 채택하고 있다.In order to overcome this disadvantage, the actual process adopts a method of adding elements such as Cu, Sc, Si, Pde to pure Al to limit the temperature of the subsequent process to below 450 ℃ and to increase the resistance to electromigration. have.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 형성 방법에 관하여 설명하면 다음과 같다.Hereinafter, a metal wire forming method of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1은 반도체 소자의 금속 배선에서의 전자 흐름에 따른 힐록과 보이드 발생을 나타낸 구성도이다.1 is a configuration diagram showing hillock and void generation according to electron flow in a metal wiring of a semiconductor device.
반도체 소자의 금속 배선에서 동작중에 발생하는 일렉트로마이그레이션 현상이란 알루미늄 배선을 통하여 전류 밀도가 높은 전류를 흘려줄 경우 전자 바람(Electron wind)에 의해 배선을 이루고 있는 물질인 알루미늄 원자가 전자와 같은 방향으로 움직이는 현상을 말한다.The electromigration phenomenon that occurs during operation in the metal wiring of a semiconductor device is a phenomenon in which aluminum atoms, which are wires formed by electron wind, move in the same direction as electrons when high current density flows through the aluminum wiring. Say
이와 같은 일렉트로마이그레이션에 의해 금속 배선내에 보이드가 발생된다.By such electromigration, voids are generated in the metal wiring.
이와 같이 발생된 보이드가 점차로 확대되어 라인의 폭과 같아지면 배선의 역할을 수행하지 못하는 단선을 일으키게된다.When the voids generated in this manner are gradually enlarged to be equal to the width of the line, disconnection may occur, which may not serve as a wiring.
알루미늄 원자의 이동은 그레인(grain)내부, 그레인 바운더리, 알루미늄과 주변 물질 사이의 계면을 따라 움직일 수 있는데, 이중에서 가장 이동이 쉬운곳이 그레인 바운더리로서 그레인 바운더리의 분포에 따라서 보이드가 형성되는 지점이 결정된다.The movement of aluminum atoms can move along the interior of the grain, the grain boundaries, and the interface between aluminum and the surrounding materials, the most easily moving of which is the grain boundary, where the void is formed according to the distribution of grain boundaries. Is determined.
도 1에서와 같이, 전류가 흘러가는 한 지점에서 볼때 유입되는 알루미늄 원자수에 비해서 유출되는 원자수가 상대적으로 많은 부분에서는 보이드(Void)가 발생하고 반대로 유입되는 양이 유출되는 양보다 많을때는 힐록(Hillock)이라고 하는 현상이 발생한다.As shown in FIG. 1, when the current flows, a void occurs in a relatively large portion of the outflowing atoms compared to the inflowing aluminum atoms, and when the inflow amount is larger than the outflowing amount, the hillock ( A phenomenon called Hillock occurs.
여기서, 힐록이란 잉여의 원자들이 쌓여 금속 배선의 부피가 증가하는 현상을 말한다.Here, hillock refers to a phenomenon in which excess atoms are accumulated to increase the volume of the metal wiring.
이와 같은 특성을 갖는 종래 기술의 반도체 소자의 금속 배선에 관하여 설명하면 다음과 같다.The metal wiring of the semiconductor element of the prior art which has such a characteristic is as follows.
도 2a는 종래 기술의 텅스텐 플러그를 사용하는 금속 배선의 구조 단면도이고, 도 2b는 텅스텐 플러그 구조의 금속 배선에서의 전류 밀도를 나타낸 구성도이다. 그리고 도 3은 종래 기술의 알루미늄 플러그를 사용하는 금속 배선의 구조 단면도이다.FIG. 2A is a structural cross-sectional view of a metal wiring using a tungsten plug of the prior art, and FIG. 2B is a configuration diagram showing a current density in the metal wiring of a tungsten plug structure. 3 is a structural cross-sectional view of a metal wiring using the aluminum plug of the prior art.
반도체 소자 제조 공정에서 상부의 배선 물질로부터 하부의 소자 또는 다른 배선으로 신호를 전달하기 위하여 콘택홀(contact hole)을 형성하게 되는데, 이러한 콘택홀의 높이는 소자의 고집적화에 따른 밀도 증가에 따라 점차 높아지고 콘택홀의 크기는 작아진다.In the semiconductor device manufacturing process, a contact hole is formed to transmit a signal from an upper wiring material to a lower device or another wiring, and the height of the contact hole is gradually increased with the increase of density due to the high integration of the device. The size becomes smaller.
이와 같이 고집적화 추세에 따라 Al 스퍼터링 방법에 의해서는 상부 배선과 하부 배선을 연결하기가 어려워 이를 극복하기 위해 깊은 콘택홀의 매립 특성이 우수한 텅스텐 플러그 공정을 채택하고 있다.As a result of the high integration trend, it is difficult to connect the upper wiring and the lower wiring by the Al sputtering method, and in order to overcome this, a tungsten plug process having excellent embedding properties of deep contact holes is adopted.
텅스텐 플러그 공정이란 스텝커버리지 특성이 우수한 CVD(Chemical Vapour Deposition) 텅스텐을 콘택홀내에 증착하고 이를 마스크없이 에치백하므로서 콘택홀내에만 텅스텐을 채우는 기술을 말한다.The tungsten plug process refers to a technique for filling tungsten only in the contact hole by depositing chemical vapor deposition (CVD) tungsten having excellent step coverage into the contact hole and etching it back without a mask.
도 2a는 텅스텐 플러그층을 이용한 다층 배선의 형성 단면을 나타낸 것으로, 알루미늄으로 이루어진 하부 배선(21)을 포함하는 전면에 층간 절연층(22)을 형성되고, 하부 배선(21)의 일부가 노출되도록 층간 절연층(22)의 일부가 선택적으로 식각되어 콘택홀이 형성된다.FIG. 2A is a cross-sectional view of a multi-layer wiring using a tungsten plug layer. An interlayer insulating layer 22 is formed on a front surface including a lower wiring 21 made of aluminum, and a portion of the lower wiring 21 is exposed. A portion of the interlayer insulating layer 22 is selectively etched to form contact holes.
그리고 콘택홀내에 텅스텐 플러그층(23)이 매립 형성되고 층간 절연층(22)상에 텅스텐 플러그층(23)과 콘택되는 알루미늄으로 이루어진 상부 배선(24)층이 형성된다.A tungsten plug layer 23 is embedded in the contact hole, and an upper wiring 24 layer made of aluminum contacting the tungsten plug layer 23 is formed on the interlayer insulating layer 22.
이와 같은 도 2a의 금속 배선 구조는 도 2b에서와 같이 하부의 텅스텐 플러그층(23)으로 부터 전자가 흘러들어 상부 배선(24)을 따라 나가기 때문에 텅스텐 플러그층(23)과 알루미늄으로 이루어진 상부 배선(24)의 계면에 있던 알루미늄 원자가 전자와 같은 방향으로 이동한다.In the metal wiring structure of FIG. 2A, electrons flow from the lower tungsten plug layer 23 and exit along the upper wiring 24, as shown in FIG. 2B. The aluminum atom at the interface of 24 moves in the same direction as the electron.
알루미늄의 이동으로 빈자리를 채워줄 다른 알루미늄 원자가 없어서 텅스텐 플러그층(23)과 상부 배선(24) 계면에서 보이드 발생 확률이 높다.Since there is no other aluminum atom to fill the vacancy by the movement of aluminum, the probability of voids is high at the interface of the tungsten plug layer 23 and the upper wiring 24.
특히 텅스텐 플러그층(23)에 비해 상부 배선(24)을 이루는 알루미늄의 저항이 월등히 낮기 때문에 텅스텐으로 부터 유입된 전자는 전자가 흘러갈 방향의 가장 가까운곳 즉, b 부분으로 몰리는 현상이 일어난다.In particular, since the resistance of the aluminum constituting the upper wiring 24 is much lower than that of the tungsten plug layer 23, electrons introduced from the tungsten are concentrated in the closest portion of the direction in which the electrons flow, that is, in the b portion.
이러한 이유로 b 부분의 알루미늄 원자는 a 부분 보다 원자 이동에 관한 더 많은 힘을 받게된다.For this reason, the aluminum atom in part b receives more force in atomic movement than in part a.
그러나 실제로는 원자 이동에 관한 힘을 b 부분에서 더 받게되나 전체적인 에너지를 낮추기 위하여 c 부분에서 보이드가 많이 발생한다.In reality, however, the force of the atomic movement is further increased in the b part, but a lot of voids are generated in the c part to lower the overall energy.
이와 같이 텅스텐 플러그를 사용하는 배선 구조뿐만 아니라 알루미늄 플러그를 사용하는 배선 구조에서도 동일한 현상이 일어난다.Thus, the same phenomenon occurs in the wiring structure using the aluminum plug as well as the wiring structure using the tungsten plug.
알루미늄 플로잉(flowing)에 의한 플러그를 사용하는 배선 구조는 다음과 같다.The wiring structure using the plug by aluminum flowing is as follows.
도 3에서와 같이, 알루미늄으로 이루어진 하부 배선(21)을 포함하는 전면에 층간 절연층(22)을 형성되고, 하부 배선(21)의 일부가 노출되도록 층간 절연층(22)의 일부가 선택적으로 식각되어 콘택홀이 형성된다.As shown in FIG. 3, an interlayer insulating layer 22 is formed on the entire surface including the lower wiring 21 made of aluminum, and a part of the interlayer insulating layer 22 is selectively selected so that a part of the lower wiring 21 is exposed. It is etched to form a contact hole.
그리고 콘택홀내에 알루미늄 플러그층(25)이 매립 형성되고 층간절연층(22)상에 알루미늄 플러그층(25)과 콘택되는 알루미늄으로 이루어진 상부 배선(24)층이 형성된다.An aluminum plug layer 25 is embedded in the contact hole, and an upper wiring 24 layer made of aluminum in contact with the aluminum plug layer 25 is formed on the interlayer insulating layer 22.
여기서, 알루미늄 플러그층(25)이 형성되는 콘택홀의 바닥면 및 측면에는 베리어 금속층(26)이 형성된다.Here, the barrier metal layer 26 is formed on the bottom and side surfaces of the contact hole in which the aluminum plug layer 25 is formed.
베리어 금속층(26) 형성 물질로는 Ti 또는 TiN 또는 Ti/TiN이 사용된다.Ti or TiN or Ti / TiN is used as the material for forming the barrier metal layer 26.
그리고 알루미늄 플로잉 공정은 대부분 Ti 증착, TiN증착, 저온 Al 증착, 고온 Al 증착의 단계를 통해 진행한다.And most of the aluminum flow process proceeds through the steps of Ti deposition, TiN deposition, low temperature Al deposition, high temperature Al deposition.
이러한 공정을 통해서 고온에서 증착된 Al 원자가 저온에서 증착된 Al 박막의 표면을 따라 흘러들어가서 콘택홀을 매립하게 된다.Through this process, Al atoms deposited at a high temperature flow along the surface of the Al thin film deposited at a low temperature to fill a contact hole.
이와 같은 알루미늄 플러그층(25)을 채택하는 금속 배선 구조에서는 베리어 금속층(26)에 의해 전자의 이동 방향에 따른 Al 원자의 이동이 불균일하게 일어나 이로 인해 일렉트로마이그레이션 보이드가 발생한다.In the metal wiring structure employing the aluminum plug layer 25 as described above, the barrier metal layer 26 causes uneven movement of Al atoms in the electron moving direction, which causes electromigration voids.
즉, 알루미늄 플러그층(25)에 의해 알루미늄 원자가 계속 공급되어 상부 배선(24)과 알루미늄 플러그층(25)의 계면에서의 보이드 발생은 해결되나 콘택홀의 바닥면에 형성된 베리어 금속층(26)에 의해 전자 이동에 따른 하부 배선(21)의 알루미늄 원자의 이동이 불균일해져 이 역시 보이드 발생을 막지 못한다.That is, aluminum atoms are continuously supplied by the aluminum plug layer 25 so that void generation at the interface between the upper wiring 24 and the aluminum plug layer 25 is solved, but electrons are generated by the barrier metal layer 26 formed on the bottom surface of the contact hole. The movement of the aluminum atoms of the lower wiring 21 due to the movement is uneven, which also does not prevent the generation of voids.
이와 같은 종래 기술의 반도체 소자의 금속 배선에서는 다음과 같은 문제가 있다.The metal wiring of such a semiconductor element of the prior art has the following problems.
텅스텐 플러그층을 사용하는 경우 알루미늄으로 이루어진 하부 배선과 상부 배선간의 알루미늄 원자의 이동이 원활하지 못하여 전자 흐름이 집중되는 부분(b) 및 그에 이웃하는 부분(c)에서 보이드가 발생하여 금속 배선의 단선을 초래한다.When the tungsten plug layer is used, voids are generated in the portion (b) and the neighboring portion (c) where electron flow is concentrated due to the inability of the aluminum atoms to move between the lower wiring and the upper wiring, which is made of aluminum, so that the metal wiring is disconnected. Brings about.
또한, 알루미늄 플러그층을 사용하는 경우에도 베리어층에 의한 원자 이동의 불균일에 의해 보이드 발생을 억제하지 못한다.In addition, even when an aluminum plug layer is used, voids cannot be suppressed due to uneven movement of atoms by the barrier layer.
이는 반도체 소자의 신뢰성을 저하시키는 문제를 일으킨다.This causes a problem of lowering the reliability of the semiconductor device.
본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선의 문제를 해결하기 위하여 안출한 것으로, 다층 배선에서의 배선간 연결 구조를 개선하여 고밀도 전류 인가시에도 단선이 발생하지 않도록한 반도체 소자의 금속 배선 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem of the metal wiring of the semiconductor device of the prior art, the metal wiring of the semiconductor device to improve the connection structure between the wiring in the multi-layer wiring so that disconnection does not occur even when high-density current is applied And a method for producing the same.
도 1은 반도체 소자의 금속 배선에서의 전자 흐름에 따른 힐록과 보이드 발생을 나타낸 구성도1 is a block diagram showing hillock and void generation according to electron flow in a metal wiring of a semiconductor device
도 2a는 종래 기술의 텅스텐 플러그를 사용하는 금속 배선의 구조 단면도2A is a structural cross-sectional view of a metal wiring using a tungsten plug of the prior art
도 2b는 텅스텐 플러그 구조의 금속 배선에서의 전류 밀도를 나타낸 구성도2B is a configuration diagram showing current density in a metal wiring of a tungsten plug structure
도 3은 종래 기술의 알루미늄 플러그를 사용하는 금속 배선의 구조 단면도3 is a structural cross-sectional view of a metal wiring using a prior art aluminum plug.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 금속 배선 공정 단면도4A to 4C are cross-sectional views of metal wiring processes of a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
41. 하부 배선 42. 층간 절연층41. Bottom wiring 42. Interlayer insulation layer
43a. 상부 콘택홀 43b. 하부 콘택홀43a. Upper contact hole 43b. Lower contact hole
44a. 제 1 베리어층 44b. 제 2 베리어층44a. First barrier layer 44b. 2nd barrier layer
44c. 제 3 베리어층 45. 상부 배선44c. Third Barrier Layer 45. Upper Wiring
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선은 상,하부 배선을 포함하는 다층 배선 구조의 반도체 소자에 있어서, 하부 배선의 표면내에 형성되는 베리어층, 상기 베리어층상에 형성되는 콘택홀을 포함하는 층간 절연층, 상기 베리어층 및 하부 배선에 콘택홀을 통하여 직접 연결되는 상기 하부배선과 동일한 물질로 구성된 상부 배선을 포함하여 이루어지는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 금속 배선 제조 방법은 반도체 기판상에 하부 배선을 형성하고 전면에 층간 절연층을 형성하는 공정과, 상기 층간 절연층 및 하부 배선의 일부를 선택적으로 식각하여 상,하부 콘택홀을 형성하는 공정과, 상기 하부 콘택홀의 바닥면, 상부 콘택홀의 측면, 층간 절연층의 상면에 각각 제 1,2,3 베리어층을 형성하는 공정과, 상기 하부 배선에 일부가 직접 연결되고 상,하부 콘택홀이 매립되도록 상기 하부배선과 동일 물질인 상부 배선 형성용 물질층을 증착하고 선택적으로 패터닝하여 상부 배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, a metal wiring of a semiconductor device according to the present invention is a semiconductor device having a multilayer wiring structure including upper and lower wirings, the barrier layer formed in the surface of the lower wiring, the contact formed on the barrier layer. An interlayer insulating layer including a hole, an upper wiring made of the same material as the lower wiring directly connected to the barrier layer and the lower wiring through a contact hole, wherein the metal wiring of the semiconductor device according to the present invention is included. The manufacturing method includes forming a lower wiring on a semiconductor substrate and forming an interlayer insulating layer on the entire surface, selectively etching a portion of the interlayer insulating layer and the lower wiring to form upper and lower contact holes, and The first, second, and third barrier layers are formed on the bottom surface of the contact hole, the side surface of the upper contact hole, and the top surface of the interlayer insulating layer. And depositing and selectively patterning an upper wiring forming material layer made of the same material as the lower wiring so that a part is directly connected to the lower wiring and the upper and lower contact holes are filled. It features.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 금속 배선 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the metal wiring and the manufacturing method of a semiconductor device according to the present invention.
본 발명은 금속 배선을 구성하는 원자의 이동 경로가 연속적으로 확보되고 이들 원자의 이동이 균일해지도록 하여 보이드 발생을 억제한 금속 배선에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metal wirings in which voids are suppressed by ensuring that the movement paths of atoms constituting the metal wirings are continuously secured and the movements of these atoms are uniform.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 금속 배선 공정 단면도이다.4A to 4C are cross-sectional views of metal wiring processes of a semiconductor device according to the present invention.
본 발명의 반도체 소자의 금속 배선은 하부 배선(41)과, 하부 배선(41)의 표면내에 하부 배선(41) 표면 높이보다 낮은 위치에 특정 너비로 형성되는 제 1 베리어층(44a)과, 제 1 베리어층(44a)상에 제 1 베리어층(44a)과 동일 너비로 형성되는 콘택홀을 갖고 형성되는 층간 절연층(42)과, 상기 층간 절연층(42)의 콘택홀 측면에 형성되는 제 2 베리어층(44b)과, 상기 층간 절연층(42)의 상면에 형성되는 제 3 베리어층(44c)과, 상기 콘택홀을 매립하고 상기 제 3 베리어층(44c)상에 선택적으로 형성되는 상부 배선(45)을 포함하여 구성된다.The metal wiring of the semiconductor device of the present invention includes a lower wiring 41, a first barrier layer 44a formed at a specific width at a position lower than the surface height of the lower wiring 41 in the surface of the lower wiring 41, An interlayer insulating layer 42 formed on the first barrier layer 44a with a contact hole formed to have the same width as the first barrier layer 44a, and an agent formed on the contact hole side surface of the interlayer insulating layer 42. A second barrier layer 44b, a third barrier layer 44c formed on the upper surface of the interlayer insulating layer 42, and an upper portion which fills the contact hole and is selectively formed on the third barrier layer 44c. The wiring 45 is comprised.
여기서, 하부 배선(41)과 상부 배선(45)은 동일 물질로 형성되고 그 형성 물질로는 Al,Cu,Ag,Au중의 하나를 사용한다.Here, the lower wiring 41 and the upper wiring 45 are made of the same material, and one of Al, Cu, Ag, and Au is used as the forming material.
그리고 제 1,2,3 베리어층(44a)(44b)(44c)은 Ti 또는 TiN 또는 Ti/TiN으로 형성된다.The first, second, and third barrier layers 44a, 44b, and 44c are formed of Ti, TiN, or Ti / TiN.
이와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 다음과 같다.The metal wiring formation method of the semiconductor device which concerns on this invention which has such a structure is as follows.
먼저, 도 4a에서와 같이, 반도체 기판(도면에 도지되지 않음)상에 하부 배선(41)을 형성하고 상기 하부 배선(41)을 포함하는 전면에 층간 절연층(42)을 형성한다.First, as shown in FIG. 4A, a lower wiring 41 is formed on a semiconductor substrate (not illustrated), and an interlayer insulating layer 42 is formed on the entire surface including the lower wiring 41.
그리고 상기 층간 절연층(42)상에 포토레지스트(도면에 도시되지 않음)를 도포하고 선택적으로 패터닝하여 그를 마스크로 노출된 층간 절연층(42)을 선택적으로 식각한다.Then, a photoresist (not shown) is applied and selectively patterned on the interlayer insulating layer 42 to selectively etch the interlayer insulating layer 42 exposed by the mask.
이때, 식각 가스로 C2F6또는 CF4또는 C3F8등과 같이 C와 F를 공통으로 함유한 가스를 사용하여 층간 절연층(42) 및 하부 배선(41)의 일부를 식각하여 상부 콘택홀(43a)과 하부 콘택홀(43b)을 형성한다.At this time, a part of the interlayer insulating layer 42 and the lower wiring 41 is etched by using a gas containing C and F in common, such as C 2 F 6 or CF 4 or C 3 F 8 as an etching gas. The hole 43a and the lower contact hole 43b are formed.
이와 같이 동일 식각 가스를 사용하여 하부 배선(41)과 층간 절연층(42)을 동일 공정으로 식각할 수 있는 것은 하부 배선(41)으로 사용하는 Al,TiN,Ti등과 같은 물질은 휘발성이 있는 불소화합물을 형성할 수 있기 때문에 가능한 것이다.As such, the same etching gas may be used to etch the lower interconnection 41 and the interlayer insulating layer 42 in the same process. The materials such as Al, TiN, Ti, etc. used as the lower interconnection 41 may be volatile fluorine. This is possible because the compound can be formed.
물론, 동일 식각 가스를 사용하지 않고 각각 다른 조건으로 식각 공정을 진행하는 것도 가능하다.Of course, the etching process may be performed under different conditions without using the same etching gas.
즉, 이방성 식각 공정으로 층간 절연층(42)을 식각하고, 등방성 식각 공정으로 하부 배선(41)을 형성하는 경우 하부 배선(41)의 일부가 식각되어 형성되는 하부 콘택홀(43b)은 층간 절연층(42)이 식각되어 형성되는 상부 콘택홀(43a)보다 넓은 너비로 형성된다.That is, when the interlayer insulating layer 42 is etched by the anisotropic etching process and the lower wiring 41 is formed by the isotropic etching process, the lower contact hole 43b formed by etching part of the lower wiring 41 is interlayer insulating. The layer 42 is formed to have a wider width than the upper contact hole 43a formed by etching.
그리고 도 4b에서와 같이, 상기 상,하부 콘택홀(43a)(43b) 형성시에 마스크로 사용한 포토레지스트층(도면에 도시되지 않음)을 제거하고 스퍼터링 공정으로 제 1,2,3 베리어층(44a)(44b)(44c)을 형성한다.As shown in FIG. 4B, the photoresist layer (not shown) used as a mask is removed when the upper and lower contact holes 43a and 43b are formed, and the first, second and third barrier layers are formed by a sputtering process. 44a, 44b, 44c are formed.
여기서, 하부 콘택홀(43b)의 바닥면 일부에 형성되는 제 1 베리어층(44a)은 스텝 커버리지가 우수하지 않은 스퍼터링 공정의 특성상 하부 콘택홀(43b)이 상부 콘택홀(43a)보다 넓게 형성되어도 상부 콘택홀(43a)과 동일 너비로 형성된다.Here, the first barrier layer 44a formed on a part of the bottom surface of the lower contact hole 43b may have a lower contact hole 43b wider than the upper contact hole 43a due to the sputtering process that is not excellent in step coverage. It is formed to the same width as the upper contact hole (43a).
즉, 층간 절연층(42)의 하부에는 제 1 베리어층(44a)이 형성되지 않는다.That is, the first barrier layer 44a is not formed below the interlayer insulating layer 42.
제 1,2,3, 베리어층(44a)(44b)(44c)은 Ti 또는 TiN 또는 Ti/TiN을 사용하여 형성한다.The first, second and third barrier layers 44a, 44b and 44c are formed using Ti or TiN or Ti / TiN.
이어, 도 4c에서와 같이, 상기 제 1,2,3 베리어층(44a)(44b)(44c)이 형성된 상,하부 콘택홀(43a)(43b)을 포함하는 전면에 상부 배선 물질층(하부 배선층과 동일한)을 증착하고 선택적으로 패터닝하여 상부 배선(45)을 형성한다.Subsequently, as shown in FIG. 4C, an upper wiring material layer (lower) is formed on the entire surface including upper and lower contact holes 43a and 43b having the first, second, and third barrier layers 44a, 44b, and 44c formed thereon. The upper wiring 45 is formed by depositing and selectively patterning the same as the wiring layer.
상기 상부 배선 물질층의 증착 공정은 저온 증착후 고온 증착 공정을 하는 방법으로 진행하거나, 화학 기상 증착 또는 전기 도금법을 사용하여 진행한다.The deposition process of the upper wiring material layer may be performed by a method of performing a high temperature deposition process after low temperature deposition, or by using a chemical vapor deposition or an electroplating method.
여기서, 본 발명은 별도의 플러그층 형성 공정을 진행하지 않고 상,하부 콘택홀(43a)(43b)을 매립하는층과 층간 절연층(42)상에 형성되는 상부 배선(45)층을 한번의 공정으로 형성한다.Here, in the present invention, the layer for filling the upper and lower contact holes 43a and 43b and the upper interconnection 45 layer formed on the interlayer insulating layer 42 without performing a separate plug layer forming process may be used. Form by process.
즉, 하부 배선(41)층과 상부 배선(45)층이 직접 콘택되도록 공정을 진행한다.That is, the process is performed such that the lower wiring 41 layer and the upper wiring 45 layer are in direct contact with each other.
이와 같이 베리어층이 하부 배선(41)의 표면내에 형성되도록 하고, 플러그층을 별도로 형성하지 않아 상,하부 배선의 원자들이 이동하는 경로가 연속적으로 확보되도록 한 본 발명의 공정은 Al을 사용한 배선뿐만 아니라 Cu와 같은 물질을 사용하는 배선에도 적용할 수 있다.In this way, the barrier layer is formed in the surface of the lower wiring 41, and the plug layer is not formed separately so that the path of the atoms in the upper and lower wirings is continuously secured. It is also applicable to wiring using materials such as Cu.
계면 특성이 취약한 Cu의 경우 더 효과적인 배선 형성 방법이 될 수 있다.Cu, which has poor interfacial properties, may be a more effective wiring formation method.
이와 같은 본 발명에 따른 반도체 소자의 금속배선 형성 방법은 다음과 같은 효과가 있다.Such a metal wiring formation method of a semiconductor device according to the present invention has the following effects.
동일한 물질로 구성되는 상부 배선과 하부 배선이 직접 연결되어 물질의 연속성이 유지되므로 고밀도 전류가 흘러도 금속 배선을 구성하는 원자 이동의 불연속 지점이 없다.Since the upper and lower wirings made of the same material are directly connected to each other to maintain the continuity of the material, there is no discontinuity point of atomic movement constituting the metal wiring even when a high density current flows.
그러므로 금속 배선의 단선 발생이 효율적으로 억제되어 소자의 신뢰성을 향상시키는 효과가 있다.Therefore, the occurrence of disconnection of the metal wiring can be effectively suppressed, thereby improving the reliability of the device.
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