JP2000012688A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、特にＥＭ（エレク
トロマイグレーション）耐性のある配線構造の半導体装
置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a wiring structure resistant to EM (electromigration) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】デバイスの高集積化に伴い配線の信頼性
が大きな問題となっている。配線の信頼性の問題として
は、ＳＭ（ストレスマイグレーション）やＥＭ（エレク
トロマイグレーション）がある。ＳＭは、主に配線とそ
れを囲む絶縁膜との熱膨張係数の違いから生じる応力に
より、配線が断線する現象であるが、現在、通常は、Ａ
ｌ系配線層の下に高融点金属の層（例えば、ＴｉＮ／Ｔ
ｉ、ＴｉＮ、Ｔｉ、ＴｉＷ、Ｗ等）を形成することによ
り、完全にＳＭにより断線することがないようにしてい
る。2. Description of the Related Art As devices become more highly integrated, the reliability of wiring becomes a major problem. As a problem of wiring reliability, there are SM (stress migration) and EM (electromigration). SM is a phenomenon in which a wiring is disconnected mainly due to a stress caused by a difference in thermal expansion coefficient between the wiring and an insulating film surrounding the wiring.
A refractory metal layer (for example, TiN / T
i, TiN, Ti, TiW, W, etc.) to prevent complete disconnection due to SM.
【０００３】他方、ＥＭは実際に電流が流れることによ
り断線を引き起こす現象であり、電子流の流れに対して
Ａｌ原子の移動が引き起こるが、Ａｌ原子の移動が不連
続である箇所、特に、ビアホール付近のＷプラグと、そ
れに接続されている上層および下層配線付近がＥＭ耐性
が小さい所である。これに対応して、「ＪＳＴフォーラ
ム 第１３期 第３回 最適なＶｉａ構造と形成プロ
セス ボーダーレスＶｉａの特性」では、ビアホール近
傍にリザーバーを設置してＡｌ体積を大きくることによ
り、ＥＭによるボイドの発生する時間が長くなるという
報告がされている。[0003] On the other hand, EM is a phenomenon in which a current is actually caused to cause a disconnection, and the movement of Al atoms is caused by the flow of electron flow. The EM resistance is small in the vicinity of the W plug near the via hole and the vicinity of the upper and lower wirings connected to the W plug. Correspondingly, in “JST Forum 13th Phase 3rd Optimal Via Structure and Formation Process Borderless Via Characteristics”, a reservoir is installed near the via hole to increase the Al volume, thereby reducing voids due to EM. It has been reported that the time of occurrence is longer.
【０００４】図１０、図１１はリザーバーの構造例を示
す断面図及び平面図である。FIGS. 10 and 11 are a sectional view and a plan view showing an example of the structure of a reservoir.
【０００５】図において、１はＳｉ基板、２はＳｉ基板
１上に形成されたＢＰＳＧ膜等の絶縁膜、３は高融点金
属層（例えば、ＴｉＮ／Ｔｉ）４はＡｌ系合金層、５は
高融点金属層（例えば、ＴｉＮ）で、３、４、５により
下層配線Ａを形成する。６はＰ−ＴＥＯＳ膜等からなる
層間絶縁膜、２２は層間絶縁膜６に形成されたビアホー
ルで、１５はこのビアホール２２に充填されたタングス
テン（Ｗ）である。１２は高融点金属（例えば、ＴｉＮ
／Ｔｉ）、１３はＡｌ系合金層、１４は高融点金属（例
えば、ＴｉＮ）で、１２、１３、１４により上層配線Ｂ
を形成する。この上層配線層をビアホール２２部より延
長して形成することによりリザーバーＣとする。In FIG. 1, 1 is a Si substrate, 2 is an insulating film such as a BPSG film formed on the Si substrate 1, 3 is a refractory metal layer (eg, TiN / Ti), 4 is an Al-based alloy layer, and 5 is The lower wiring A is formed of 3, 4, and 5 by using a refractory metal layer (for example, TiN). Reference numeral 6 denotes an interlayer insulating film made of a P-TEOS film or the like, reference numeral 22 denotes a via hole formed in the interlayer insulating film 6, and reference numeral 15 denotes tungsten (W) filled in the via hole 22. 12 is a high melting point metal (for example, TiN
/ Ti), 13 is an Al-based alloy layer, 14 is a refractory metal (for example, TiN), and upper wiring B is formed by 12, 13, and 14.
To form The upper wiring layer is formed to extend from the via hole 22 to form a reservoir C.
【０００６】上記よりＥＭによるボイドの発生する時間
を長くできるのは、リザーバーＣにはＥＭを引き起こす
電流が流れず、Ｗプラグとの接続部からＥＭによりＡｌ
原子が移動するとともに、リザーバーＣからＡｌ原子が
移動するため接続部で移動したＡｌ原子の不足分を補う
ためである。As described above, the time period in which voids are generated by EM can be prolonged because the current causing EM does not flow through the reservoir C, and Al is generated by EM from the connection portion with the W plug.
This is to compensate for the shortage of the Al atoms that have moved at the connection portion because the Al atoms move from the reservoir C as the atoms move.
【０００７】このほかのＡｌ体積を増加させる方法とし
て、特開平４−３４８５４７号公報の技術がある。As another method for increasing the Al volume, there is a technique disclosed in Japanese Patent Application Laid-Open No. 4-34847.
【０００８】図１２から図１５はこの製造方法の工程を
示す断面図である。FIGS. 12 to 15 are sectional views showing steps of this manufacturing method.
【０００９】図１２は、Ｓｉ基板１６上に絶縁膜１７を
形成した後、Ａｌ系合金膜１９を堆積させてから配線と
して加工し、次にＰ−ＣＶＤ法により酸化膜１８を堆積
した後、続いてＳＯＧ膜２０を形成したものである。FIG. 12 shows that after an insulating film 17 is formed on a Si substrate 16, an Al alloy film 19 is deposited and then processed as wiring, and then an oxide film 18 is deposited by a P-CVD method. Subsequently, an SOG film 20 is formed.
【００１０】次に、図１３に示すように、深さ２００ｎ
ｍの窪み２１を形成した後、その底部にホール２２を形
成し、選択ＣＶＤ法によりタングステンシリサイド２３
を必要な厚さに堆積し、窪み２１の底部が露出するまで
エッチバックすることにより、ホール２２内のみにタン
グステンシリサイド２３を埋め込む。[0010] Next, as shown in FIG.
m, a hole 22 is formed at the bottom thereof, and tungsten silicide 23 is formed by selective CVD.
Is deposited to a required thickness, and is etched back until the bottom of the depression 21 is exposed, so that the tungsten silicide 23 is embedded only in the hole 22.
【００１１】さらに、Ａｌ系合金膜２４をバイアススパ
ッタ法により窪み２１が充分に埋まるまで堆積し、余剰
分を等方性ドライエッチ等で除去した後、図１４に示す
ように、窪み２１をＡｌ系合金膜２４のみで埋め込む。
続いて、図１５に示すように、スパッタ法によりＡｌ系
合金膜２５を堆積させ、加工することにより配線を形成
する。Further, an Al-based alloy film 24 is deposited by a bias sputtering method until the depression 21 is sufficiently filled, and after removing the excess by isotropic dry etching or the like, as shown in FIG. It is embedded only with the base alloy film 24.
Subsequently, as shown in FIG. 15, an Al-based alloy film 25 is deposited by a sputtering method and processed to form a wiring.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、前者の
リザーバーＣを設置するものは、エレクトロマイグレー
ションを抑制するため、リザーバーＣとして０．５μｍ
の長さが必要であり、チップ面積の縮小化に障害を来
す。後者の方法では、窪み２１を形成するために、プロ
セスの工程数が増えるという問題がある。また、窪み２
１の位置も直接ビアホール２２の上にあるため、窪み２
１によりＡｌの体積が大きくなっているものの、エレク
トロマイグレーッションによる電流が直接流れるため、
Ａｌ原子の移動はおこり、リザーバーのようにＡｌ原子
の供給源がなければ断線に至ってしまう問題がある。こ
れは、上層配線Ｂの第１導電膜のＡｌあるいはＡｌ系合
金膜をＣｕあるいはＣｕ系合金膜に変える場合も同様で
ある。However, in the case where the reservoir C is installed, the reservoir C is set to 0.5 μm in order to suppress electromigration.
Is required, which hinders a reduction in chip area. In the latter method, there is a problem that the number of process steps increases because the recess 21 is formed. Also, depression 2
Since the position 1 is also directly above the via hole 22, the depression 2
1, the volume of Al is increased, but the current due to electromigration flows directly,
The movement of Al atoms occurs, and there is a problem that disconnection occurs without a supply source of Al atoms like a reservoir. The same applies to the case where the Al or Al-based alloy film of the first conductive film of the upper wiring B is changed to Cu or a Cu-based alloy film.
【００１３】本発明は、実際のビアホールの付近に上層
配線のパターンに沿って下層配線に届かない程度の深さ
のダミーのホールを形成することにより、上記問題を解
決するものである。The present invention solves the above problem by forming a dummy hole near the actual via hole with a depth that does not reach the lower wiring along the pattern of the upper wiring.
【００１４】[0014]
【課題を解決する手段】請求項１に記載の発明は、下層
配線層とその上の層間絶縁膜に設けられたビアホールで
接続された上層配線を含む多層配線の半導体装置におい
て、実際のビアホール付近に上層配線のパターンに沿っ
て、深さが下層配線に届かない程度に１個もしくは複数
個のダミーのホールを形成し、上層配線の一部を上記ダ
ミーのホールに埋め込んで上層配線を形成してなること
を特徴とする半導体装置である。According to a first aspect of the present invention, there is provided a semiconductor device having a multilayer wiring including a lower wiring layer and an upper wiring connected by a via hole provided in an interlayer insulating film on the lower wiring layer. One or more dummy holes are formed along the pattern of the upper layer wiring so that the depth does not reach the lower layer wiring, and a part of the upper layer wiring is embedded in the dummy hole to form the upper layer wiring. A semiconductor device comprising:
【００１５】請求項２に記載の発明は、上記上層配線
は、ＡｌあるいはＡｌ系合金膜を含んでなることを特徴
とする請求項１記載の半導体装置である。According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the upper wiring includes an Al or Al-based alloy film.
【００１６】請求項３に記載の発明は、上記上層配線
は、ＣｕあるいはＣｕ系合金膜を含んでなることを特徴
とする請求項１記載の半導体装置である。The invention according to claim 3 is the semiconductor device according to claim 1, wherein the upper wiring includes a Cu or Cu-based alloy film.
【００１７】請求項４に記載の発明は、下層配線層とそ
の上の層間絶縁膜に設けられたビアホールで接続された
上層配線を含む多層配線の半導体装置製造方法におい
て、実際のビアホールと、該ビアホールの付近に上層配
線のパターンに沿って、深さが下層配線に届かない程度
に１個もしくは複数個のダミーのホールとを同時に形成
する工程、上層配線の一部を実際のビアホールとダミー
のホールに同時に埋め込んで上層配線を形成する工程と
を有してなることを特徴とする半導体装置の製造方法で
ある。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device of a multilayer wiring including a lower wiring layer and an upper wiring connected by a via hole provided in an interlayer insulating film on the lower wiring layer. A step of simultaneously forming one or more dummy holes near the via hole along the pattern of the upper layer wiring so that the depth does not reach the lower layer wiring; Forming an upper layer wiring by simultaneously burying the holes in the holes.
【００１８】請求項５に記載の発明は、フォトレジスト
に、実際のビアホールに対応するパターンと、ビアホー
ルパターンより径の小さいダミーのホールパターンを形
成し、ドライエッチングによりビアホール及びダミーホ
ールを同時に形成することを特徴とする請求項４記載の
半導体装置の製造方法である。According to a fifth aspect of the present invention, a pattern corresponding to an actual via hole and a dummy hole pattern smaller in diameter than the via hole pattern are formed in a photoresist, and the via hole and the dummy hole are simultaneously formed by dry etching. 5. The method of manufacturing a semiconductor device according to claim 4, wherein:
【００１９】[0019]
【発明の実施の形態】以下、図面にしたがって、本発明
の実施例を詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２０】（実施例１）図１から図５は実施例１の工
程例を示す断面図、図６は平面図である。(Embodiment 1) FIGS. 1 to 5 are cross-sectional views showing an example of the process of Embodiment 1, and FIG. 6 is a plan view.
【００２１】図１から図６に示される実施例１におい
て、図１２から図１５で説明した従来例と同一機能を有
するものは同一符号を付して示している。In the first embodiment shown in FIGS. 1 to 6, those having the same functions as those of the conventional example described with reference to FIGS. 12 to 15 are denoted by the same reference numerals.
【００２２】図１において、１はＳｉ基板、２はＳｉ基
板１上に形成されたＢＰＳＧ膜等の絶縁膜、３は高融点
金属層（例えば、ＴｉＮ／Ｔｉ）、４はＡｌ系合金層、
５は高融点金属層（例えば、ＴｉＮ）で、３、４、５に
より下層配線Ａを形成している。６は下層配線Ａ上に層
間絶縁膜として堆積されたＰ−ＴＥＯＳ膜（例えば１．
２μｍ）等からなる絶縁膜である。In FIG. 1, 1 is a Si substrate, 2 is an insulating film such as a BPSG film formed on the Si substrate 1, 3 is a refractory metal layer (eg, TiN / Ti), 4 is an Al-based alloy layer,
Reference numeral 5 denotes a refractory metal layer (for example, TiN), which forms the lower wiring A by 3, 4, and 5. Reference numeral 6 denotes a P-TEOS film (for example, 1.D) deposited on the lower wiring A as an interlayer insulating film.
2 μm) or the like.
【００２３】図２において、７は層間絶縁膜６上に形成
されたフォトレジストで、このフォトレジスト７に下層
配線（３から５）部に対応するビアホールパターン１１
と、該ビアホールパターン１１の付近に上層配線パター
ンに沿ってダミーのホールパターン８を複数個形成す
る。ただし、ダミーのホールパターン８の径はビアホー
ルパターン９の径よりも小さく形成しており、例えば、
ビアホールパターン９の径が０．４５μｍに対してダミ
ーのビアーホールパターン８の径は０．３０μｍ以下で
ある。In FIG. 2, reference numeral 7 denotes a photoresist formed on the interlayer insulating film 6, and a via hole pattern 11 corresponding to the lower wiring (3 to 5) is formed on the photoresist 7.
Then, a plurality of dummy hole patterns 8 are formed near the via hole patterns 11 along the upper wiring pattern. However, the diameter of the dummy hole pattern 8 is formed smaller than the diameter of the via hole pattern 9.
The diameter of the dummy via hole pattern 8 is 0.30 μm or less while the diameter of the via hole pattern 9 is 0.45 μm.
【００２４】次に、図３に示すように、ビアホール１
１、ダミーホール１０を加工するため、層間絶縁膜６を
ドライエッチング処理を行う。ドライエッチングの条件
は圧力：２５０ｍＴｏｒｒ、ＲＦパワー：１５００Ｗ、
ＣＦ4／Ｃ4Ｆ8／ＣＯ／Ａｒ／Ｎ2：５／３／２００／３
００／４０ｓｃｃｍである。ダミーホール１０はビアホ
ール９より径が小さいため、マイクロローディング効果
より、下層配線Ａまで届かず、深さ０．４μｍ程度のホ
ールとなる。Next, as shown in FIG.
1. In order to process the dummy hole 10, the interlayer insulating film 6 is subjected to dry etching. Dry etching conditions are pressure: 250 mTorr, RF power: 1500 W,
CF 4 / C 4 F 8 / CO / Ar / N 2 : 5/3/200/3
00/40 sccm. Since the diameter of the dummy hole 10 is smaller than that of the via hole 9, the hole does not reach the lower wiring A due to the microloading effect, and is a hole having a depth of about 0.4 μm.
【００２５】さらに、図４に示すように、上層配線膜と
して、高融点金属膜（例えば、ＴｉＮ／Ｔｉ）１２をス
パッタ装置等により堆積した後、Ａｌ系合金１３を高温
スパッタ法等により埋め込み、反射防止膜として高融点
金属膜（例えば、ＴｉＮ）１４を堆積させる。Further, as shown in FIG. 4, a high melting point metal film (eg, TiN / Ti) 12 is deposited as an upper wiring film by a sputtering device or the like, and an Al alloy 13 is buried by a high temperature sputtering method or the like. A refractory metal film (for example, TiN) 14 is deposited as an anti-reflection film.
【００２６】その後、図５及び図６の断面図、平面図に
示すように、ダミーホール１０部をも含む上層配線Ｂの
形状に加工する。Thereafter, as shown in the sectional views and plan views of FIGS. 5 and 6, the upper wiring B including the dummy hole 10 is processed.
【００２７】このように、実際のビアホール１１の形成
の際、ビアホール１１付近に上層配線（１２から１４）
のパターンに沿って、下層配線（３から５）に届かない
程度の深さのダミーのホール１０を形成する。その後、
上層配線（１２から１４）を埋め込むことにより、プロ
セス工程数を増加させることなく、Ａｌ原子の供給源
（ダミーのホール）を形成することができ、しかも、通
常のリザーバーと併用すれば、さらに、Ａｌ原子の体積
を大きくできるため、ＥＭ耐性をさらに高めることが可
能となる。As described above, when the actual via hole 11 is formed, the upper layer wiring (12 to 14) is formed near the via hole 11.
A dummy hole 10 having a depth that does not reach the lower-layer wiring (3 to 5) is formed along the pattern (3). afterwards,
By embedding the upper wirings (12 to 14), a supply source (dummy hole) of Al atoms can be formed without increasing the number of process steps, and furthermore, if used together with a normal reservoir, Since the volume of Al atoms can be increased, EM resistance can be further increased.
【００２８】また、ダミーホール１０の形成において
は、実際のビアホール１１形成用のフォトマスクにビア
ホール付近に上層配線のパターンに沿って、１個もしく
は複数個のダミーのホールパターンもいれておく。この
とき、ダミーのホール１０の径は実際のビアホール１１
の径よりは小さくすると、ビアホール１１とダミーホー
ル１０９が同時に形成でき、しかもダミーホール１０
を、マイクロローディング効果により下層配線Ａまで届
かないように形成できる利点がある。In the formation of the dummy hole 10, one or a plurality of dummy hole patterns are put in the photomask for forming the actual via hole 11 near the via hole along the pattern of the upper wiring. At this time, the diameter of the dummy hole 10 is
When the diameter is smaller than the diameter of the dummy hole 10, the via hole 11 and the dummy hole 109 can be formed at the same time.
Can be formed so as not to reach the lower wiring A due to the microloading effect.
【００２９】（実施例２）図７から図９は実施例２の要
部工程を説明する断面図、図１０は同平面図である。ビ
アーホール１１、ダミーホール１０の形成までの工程は
実施例１の図１から図３で説明した工程と同様である。(Embodiment 2) FIGS. 7 to 9 are sectional views for explaining main steps of the embodiment 2, and FIG. 10 is a plan view of the same. The steps up to the formation of the via hole 11 and the dummy hole 10 are the same as the steps described with reference to FIGS.
【００３０】実施例２は、実施例１の場合と違って、図
７に示すように、ビアホール１１及びダミーのホール１
０をブランケットＷ−ＣＶＤ法により、タングステン
（Ｗ）１５で埋め込んでいる点で異なっている。The second embodiment differs from the first embodiment in that a via hole 11 and a dummy hole 1 are provided as shown in FIG.
0 is embedded in tungsten (W) 15 by a blanket W-CVD method.
【００３１】次に図８のように、、タングステン（Ｗ）
１５のエッチバックを行うが、この時、層間絶縁膜６の
膜表面が露出し、さらにＷのリセス量が大きくなるよう
に処理を行う。そして、上層配線膜として、高融点金属
膜（例えば、ＴｉＮ／Ｔｉ）１２をスパッタ装置等によ
り堆積した後、Ａｌ系合金１３を高温スパッタ法等によ
り埋め込み、反射防止膜として高融点金属膜（例えば、
ＴｉＮ）１４を堆積させる。Next, as shown in FIG. 8, tungsten (W)
At this time, processing is performed so that the film surface of the interlayer insulating film 6 is exposed and the recess amount of W is further increased. Then, after depositing a refractory metal film (for example, TiN / Ti) 12 as an upper wiring film by a sputtering device or the like, an Al-based alloy 13 is embedded by a high-temperature sputtering method or the like, and a refractory metal film (for example, an anti-reflection film) is formed. ,
TiN) 14 is deposited.
【００３２】その後、図９及び図１０の断面図、平面図
に示すように、ダミーホール１０部をも含む上層配線の
形状に加工する。Thereafter, as shown in the cross-sectional views and plan views of FIGS. 9 and 10, the upper wiring is formed into a shape including the dummy holes 10 as well.
【００３３】以上の実施例１、２では、上層配線Ｂの第
１導電膜としてＡｌあるいはＡｌ系合金膜からなるもの
を説明したが、上層配線Ｂの第１導電膜として、Ｃｕあ
るいはＣｕ系合金膜からなるものでも全く同様である。In the first and second embodiments, the first conductive film of the upper wiring B is made of an Al or Al-based alloy film. However, the first conductive film of the upper wiring B is made of Cu or a Cu-based alloy. The same is true for a film.
【００３４】[0034]
【発明の効果】以上のように、本発明によれば、工程数
を増やすことなく、Ａｌ供給源としてのダミーのホール
を形成することが可能である。また、従来のリザーバー
と同時に形成すれば、さらにＡｌ、Ｃｕ等の堆積が増加
するため、エレクトロマイグレーション耐性をさらに高
めることができる。As described above, according to the present invention, it is possible to form a dummy hole as an Al supply source without increasing the number of steps. In addition, when formed simultaneously with the conventional reservoir, the deposition of Al, Cu, and the like further increases, so that the electromigration resistance can be further increased.
【図１】本発明の実施例１における工程を示す断面図で
ある。FIG. 1 is a cross-sectional view showing a process in Embodiment 1 of the present invention.
【図２】本発明の実施例１における工程を示す断面図で
ある。FIG. 2 is a cross-sectional view showing a process in Embodiment 1 of the present invention.
【図３】本発明の実施例１における工程を示す断面図で
ある。FIG. 3 is a cross-sectional view showing a step in the first embodiment of the present invention.
【図４】本発明の実施例１における工程を示す断面図で
ある。FIG. 4 is a cross-sectional view showing a step in the first embodiment of the present invention.
【図５】本発明の実施例１における工程を示す断面図で
ある。FIG. 5 is a sectional view showing a step in the first embodiment of the present invention.
【図６】本発明の実施例１における工程を示す平面図で
ある。FIG. 6 is a plan view showing a step in the first embodiment of the present invention.
【図７】本発明の実施例２における工程を示す断面図で
ある。FIG. 7 is a cross-sectional view showing a step in Embodiment 2 of the present invention.
【図８】本発明の実施例２における工程を示す断面図で
ある。FIG. 8 is a cross-sectional view showing a step in Embodiment 2 of the present invention.
【図９】本発明の実施例２における工程を示す断面図で
ある。FIG. 9 is a cross-sectional view showing a step in Embodiment 2 of the present invention.
【図１０】従来技術における工程を示す断面図である。FIG. 10 is a cross-sectional view showing a step in a conventional technique.
【図１１】従来技術における工程を示す平面図である。FIG. 11 is a plan view showing a step in a conventional technique.
【図１２】他の従来技術における工程を示す断面図であ
る。FIG. 12 is a sectional view showing a step in another conventional technique.
【図１３】他の従来技術における工程を示す断面図であ
る。FIG. 13 is a sectional view showing a step in another conventional technique.
【図１４】他の従来技術における工程を示す断面図であ
る。FIG. 14 is a sectional view showing a step in another conventional technique.
【図１５】他の従来技術における工程を示す断面図であ
る。FIG. 15 is a cross-sectional view showing a step in another conventional technique.
１ Ｓｉ基板 ２ 絶縁膜（ＢＰＳＧ膜） Ａ 下層配線 Ｂ 上層配線 ６ 絶縁膜（Ｐ−ＴＥＯＳ膜） ７ フォトレジスト ８ ダミーのホールパターン ９ ビアホールパターン １０ ダミーのホール １１ ビアホール １２ 高融点金属（ＴｉＮ／Ｔｉ） １３ 高温スパッタで堆積したＡｌ系合金 １４ 高融点金属（ＴｉＮ） １５ Ｗ膜 Reference Signs List 1 Si substrate 2 Insulating film (BPSG film) A Lower layer wiring B Upper layer wiring 6 Insulating film (P-TEOS film) 7 Photoresist 8 Dummy hole pattern 9 Via hole pattern 10 Dummy hole 11 Via hole 12 High melting point metal (TiN / Ti) 13) Al-based alloy deposited by high-temperature sputtering 14 Refractory metal (TiN) 15 W film
Claims (5)
られたビアホールで接続された上層配線を含む多層配線
の半導体装置において、実際のビアホール付近に上層配
線のパターンに沿って、深さが下層配線に届かない程度
に１個もしくは複数個のダミーのホールを形成し、上層
配線の一部を上記ダミーのホールに埋め込んで上層配線
を形成してなることを特徴とする半導体装置。In a multilayer wiring semiconductor device including a lower wiring layer and an upper wiring connected by a via hole provided in an interlayer insulating film above the lower wiring layer, the depth of the semiconductor device near the actual via hole is increased along the pattern of the upper wiring. Wherein one or more dummy holes are formed so as not to reach the lower layer wiring, and a part of the upper layer wiring is buried in the dummy hole to form an upper layer wiring.
金膜を含んでなることを特徴とする請求項１記載の半導
体装置。2. The semiconductor device according to claim 1, wherein said upper wiring includes an Al or Al-based alloy film.
金膜を含んでなることを特徴とする請求項１記載の半導
体装置。3. The semiconductor device according to claim 1, wherein the upper wiring includes a Cu or Cu-based alloy film.
られたビアホールで接続された上層配線を含む多層配線
の半導体装置製造方法において、実際のビアホールと、
該ビアホールの付近に上層配線のパターンに沿って、深
さが下層配線に届かない程度に１個もしくは複数個のダ
ミーのホールとを同時に形成する工程、上層配線の一部
を実際のビアホールとダミーのホールに同時に埋め込ん
で上層配線を形成する工程とを有してなることを特徴と
する半導体装置の製造方法。4. A method of manufacturing a semiconductor device of a multilayer wiring including a lower wiring layer and an upper wiring connected by a via hole provided in an interlayer insulating film above the lower wiring layer.
Forming simultaneously one or more dummy holes near the via hole along the pattern of the upper wiring so that the depth does not reach the lower wiring; Forming an upper wiring by simultaneously filling the holes in the holes.
対応するパターンと、ビアホールパターンより径の小さ
いダミーのホールパターンを形成し、ドライエッチング
によりビアホール及びダミーホールを同時に形成するこ
とを特徴とする請求項４記載の半導体装置の製造方法。5. A method according to claim 1, wherein a pattern corresponding to the actual via hole and a dummy hole pattern having a smaller diameter than the via hole pattern are formed in the photoresist, and the via hole and the dummy hole are simultaneously formed by dry etching. 5. The method for manufacturing a semiconductor device according to item 4.
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