JP2988943B2 - Method of forming wiring connection holes - Google Patents

Method of forming wiring connection holes

Info

Publication number
JP2988943B2
JP2988943B2 JP1194519A JP19451989A JP2988943B2 JP 2988943 B2 JP2988943 B2 JP 2988943B2 JP 1194519 A JP1194519 A JP 1194519A JP 19451989 A JP19451989 A JP 19451989A JP 2988943 B2 JP2988943 B2 JP 2988943B2
Authority
JP
Japan
Prior art keywords
wiring
layer
insulating layer
interlayer insulating
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1194519A
Other languages
Japanese (ja)
Other versions
JPH0358424A (en
Inventor
正泰 安部
康一 間瀬
修 平田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1194519A priority Critical patent/JP2988943B2/en
Publication of JPH0358424A publication Critical patent/JPH0358424A/en
Application granted granted Critical
Publication of JP2988943B2 publication Critical patent/JP2988943B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、半導体素子の配線に関するもので、特に、
配線接続孔即ちコンタクトホールに好適する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to wiring of a semiconductor element,
It is suitable for wiring connection holes, that is, contact holes.

(従来の技術) 集積度が益々向上すると共に、C.D(Cost Down)が望
まれている集積回路素子では、リソグラフィ(Lithogra
phy)工程に生ずる合せずれを縮小して微細なコンタク
トホールの形成技術が要求されている。従来集積回路素
子に利用されているコンタクトホールの形成方法につい
て第1図及び第2図により説明する。図には、多層配線
を備えた集積回路素子を示しているが、本発明に直接関
係がない第1層配線より下側(半導体基板寄り)の構造
は簡単にして絶縁物層と半導体基板だけを示した。この
多層配線素子では、例えばシリコンからなりある導電型
を示し、絶縁物層を設置した半導体基板1には、反対導
電型の不純物を導入拡散して能動または受動領域(図示
せず)を形成後ここに導電性金属からなる電極と配線層
を設け、これを被覆する層間絶縁物層には、第2層配線
を導電性金属により形成している。この具体的な構造と
しては、第1図にあるように、シリコン半導体基板1の
表面に形成する絶縁物層2には、導電性金属例えばAlま
たはAl合金(Al−Si−Cu、Al−Siなど)からなる第1の
配線3を設置し、これを層間絶縁膜4により被覆する。
この層間絶縁膜4にコンタクトホール5をエッチングに
より形成するに当たっては、第1の配線3が、これに対
応する層間絶縁物層4のエッチング除去工程時のストッ
パーとして機能するので、オーバエッチングについて配
慮する必要はない。第1図にあるように、第1の配線3
に電気的な接続ができるように形成されるコンタクトホ
ール5の径aの外に、リソグラフィ工程時に必要な合せ
余裕分bを予め見込んでいなければならない。一方、素
子パターンの微細化のために合せ余裕分bを省略した第
1の配線寸法の縮小例を第2図a、bに明らかにした
が、これにより集積回路の集積密度が向上する。
(Prior Art) In an integrated circuit device in which the integration degree is further improved and CD (Cost Down) is desired, lithography (Lithogra
There is a demand for a technique for forming fine contact holes by reducing misalignment occurring in the phy) process. A method of forming a contact hole used in a conventional integrated circuit device will be described with reference to FIGS. Although the figure shows an integrated circuit element having a multi-layer wiring, the structure below the first-layer wiring (closer to the semiconductor substrate), which is not directly related to the present invention, is simplified and only the insulator layer and the semiconductor substrate are used. showed that. In this multilayer wiring element, an active or passive region (not shown) is formed by introducing and diffusing an impurity of the opposite conductivity type into the semiconductor substrate 1 having a certain conductivity type made of, for example, silicon. An electrode made of a conductive metal and a wiring layer are provided here, and a second layer wiring is formed of a conductive metal on an interlayer insulating layer covering the electrode and the wiring layer. As shown in FIG. 1, the insulating layer 2 formed on the surface of the silicon semiconductor substrate 1 includes a conductive metal such as Al or an Al alloy (Al-Si-Cu, Al-Si And the like, and a first wiring 3 made of such a material is provided, and this is covered with an interlayer insulating film 4.
In forming the contact hole 5 in the interlayer insulating film 4 by etching, the first wiring 3 functions as a stopper in a step of removing the corresponding interlayer insulating layer 4 by etching, so that over-etching is considered. No need. As shown in FIG. 1, the first wiring 3
In addition to the diameter a of the contact hole 5 formed so that an electrical connection can be made, an alignment margin b required at the time of the lithography process must be considered in advance. On the other hand, FIG. 2A and FIG. 2B show an example in which the first wiring dimension is reduced in which the matching margin b is omitted for miniaturization of the element pattern, but this improves the integration density of the integrated circuit.

(発明が解決しようとする課題) 第1図に示したようにコンタクトホール5の径をaと
する時、第1の配線3との間に合せ余裕bが要るために
第1の配線3の幅cは、a+2bとなり、径は、リソグラ
フィの解像度により制約を受けてむやみに小さくでき
ず、実際2μm×2μmの径を形成するのに合せ余裕分
bが1.5μm、合計5μmとなり、通常の配線2μmよ
りかなり大きくなる。このために無駄なスペースが要る
ことになる集積密度が悪化する。これに対して、第2図
a、bのように第1層の配線をエッチング工程でのスト
ッパに利用しない場合には、適当な時点で中止しなけれ
ばならない。
(Problems to be Solved by the Invention) As shown in FIG. 1, when the diameter of the contact hole 5 is a, there is a need for a margin b between the first wiring 3 and the first wiring 3. The width c is a + 2b, and the diameter is limited by the lithography resolution and cannot be reduced unnecessarily. In order to actually form a diameter of 2 μm × 2 μm, a margin b is 1.5 μm, that is, a total of 5 μm. It becomes considerably larger than the wiring 2 μm. This degrades the integration density, which requires wasted space. On the other hand, when the wiring of the first layer is not used as a stopper in the etching step as shown in FIGS. 2A and 2B, it must be stopped at an appropriate time.

ところで半導体集積回路素子では、第1の配線3から
半導体基板方向にかけては、種々の部品がモノリシック
に形成されているので、平坦化工程を施した層間絶縁物
層4では部品に対応して膜厚に差が生じる。
By the way, in the semiconductor integrated circuit device, various components are formed monolithically from the first wiring 3 to the semiconductor substrate. Therefore, the interlayer insulating layer 4 subjected to the planarization process has a film thickness corresponding to the components. Differences occur.

例えば第1の配線3として、厚さ0.3μmの多結晶シ
リコン層6とその表面付近に形成する厚さ0.1μm程度
の酸化膜7の2重層を配置する第2図aに示す構造で
は、第2図bに明らかにする構造に比べて層間絶縁物層
の厚さが薄い。従って、同一の半導体基板1内に第2図
a、bの構造が共存する場合には、一方(第2図b)の
コンタクトホール5が完成するまでエッチング工程を続
けるので、他方のコンタクトホール5にとってオーバエ
ッチングとなる。
For example, in the structure shown in FIG. 2A in which a double layer of a polycrystalline silicon layer 6 having a thickness of 0.3 μm and an oxide film 7 having a thickness of about 0.1 μm formed near its surface is arranged as the first wiring 3, 2. The thickness of the interlayer insulating layer is smaller than that of the structure shown in FIG. Therefore, when the structure shown in FIGS. 2A and 2B coexists in the same semiconductor substrate 1, the etching process is continued until one (FIG. 2B) contact hole 5 is completed. Over-etching.

このため、図に明らかなように、第1の配線よりはず
れる箇所Kでは、突抜けた溝8ができてしまう。このこ
とは、コンタクトホールに堆積する第2層配線9ではい
わゆる段切れや段線が発生し、半導体集積回路素子の信
頼性を損なう。
For this reason, as apparent from the figure, a groove 8 which penetrates is formed at a position K which deviates from the first wiring. This causes so-called step breaks or step lines to occur in the second layer wiring 9 deposited in the contact holes, and impairs the reliability of the semiconductor integrated circuit device.

本発明は、このような事情により成されたもので、特
に、コンタクトホールに堆積する配線層の段切れや段線
を防止するコンタクトホールの形成方法を提供すること
を目的とするものである。
The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a method of forming a contact hole for preventing disconnection or a step of a wiring layer deposited on the contact hole.

〔発明の構造〕[Structure of the invention]

(課題を解決するための手段) 本発明の配線接続孔の形成方法は、半導体基板上に絶
縁物層を介して互いに頂面の高さが異なる導電性の材料
からなる複数の配線層を形成する工程と、これらの複数
の配線層の上面から層間絶縁物層を積層形成する工程
と、この層間絶縁物層の前記複数の配線層に対応する部
分を、前記頂面の高さが低い配線層の表面が露出するま
で除去して、複数のコンタクト窓を同時に形成するエッ
チング工程と、このエッチング工程により、前記頂面の
高さが高い配線層側面の前記層間絶縁物層に形成される
微小溝および前記コンタクト窓を含めた前記層間絶縁物
層全面を充填材料により被覆する工程と、この工程によ
り形成された充填材層の前記複数のコンタクト窓に対応
する部分を同時に除去して前記複数の配線層を露出させ
るとともに、前記微小溝内に前記充填材を残す工程と、
前記複数のコンタクト窓を介して前記複数の配線層に他
の配線を接続する工程とを備えたことを特徴とするもの
である。
(Means for Solving the Problems) According to the method for forming a wiring connection hole of the present invention, a plurality of wiring layers made of conductive materials having different top surfaces from each other are formed on a semiconductor substrate via an insulator layer. And forming an interlayer insulating layer on the upper surfaces of the plurality of wiring layers, and forming a portion of the interlayer insulating layer corresponding to the plurality of wiring layers on a wiring having a low top surface height. An etching step of removing the layer until the surface of the layer is exposed to form a plurality of contact windows at the same time; and, by this etching step, a fine layer formed in the interlayer insulating layer on the side of the wiring layer having a high top surface. Covering the entire surface of the interlayer insulating layer including the groove and the contact window with a filling material, and simultaneously removing portions of the filling material layer formed in this step corresponding to the plurality of contact windows to remove the plurality of contact windows. Wiring layer Exposing, leaving the filler in the microgrooves,
And connecting another wiring to the plurality of wiring layers through the plurality of contact windows.

(作 用) 半導体素子用の配線は、半導体基板に形成する絶縁物
層に設置される外に、この絶縁物層以外の介在物を介し
て設ける場合もあるが、本発明方法では当然両者を含
む。このために両配線の頂面は異なる平面に位置してお
り、またこの配線を覆う他の絶縁物層即ち層間絶縁膜の
平坦面に添って延長する他の配線により両者を電気的に
接続する場合もある。
(Operation) In some cases, the wiring for the semiconductor element is provided not only on the insulating layer formed on the semiconductor substrate but also via an intervening substance other than the insulating layer. Including. For this reason, the top surfaces of the two wirings are located on different planes, and are electrically connected to each other by another wiring extending along the other insulating layer covering the wiring, that is, the flat surface of the interlayer insulating film. In some cases.

このような半導体素子のコンタクトホールを形成する
層間絶縁膜には、頂面が異なる平面に位置する第1、第
2の配線を露出させる工程を施して窓を形成後、コンタ
クトホールが第1の配線から離れた箇所に発生する微小
溝を被覆した充填材をエッチングして第1の配線を再び
露出させてコンタクトホールを形成する。充填材の厚さ
はコンタクトホールの深さより薄くするが、第1の配線
を露出させる工程で形成される溝部を埋るのに十分な厚
さにする。この充填材の厚さは一定なのでエッチング工
程をオーバエッチングなしで行うことができる。その結
果、コンタクトホールに堆積して第1の配線層と電気的
に接続する第2の配線の断線や段切れが防止でき、半導
体素子の信頼性を向上する利点があり、量産上の効果が
極めて大きい。
The interlayer insulating film forming the contact hole of such a semiconductor element is subjected to a step of exposing the first and second wirings whose top surfaces are located on different planes, and a window is formed. The contact material is etched by etching the filler covering the micro-grooves generated at a position away from the wiring to expose the first wiring again. The thickness of the filler is smaller than the depth of the contact hole, but is sufficient to fill the groove formed in the step of exposing the first wiring. Since the thickness of the filler is constant, the etching step can be performed without over-etching. As a result, disconnection and disconnection of the second wiring which is deposited in the contact hole and electrically connected to the first wiring layer can be prevented, and there is an advantage that the reliability of the semiconductor element is improved, and an effect on mass production is obtained. Extremely large.

(実施例) 第3図a〜dを参照して本発明に係わる実施例として
16ビットのADコンバータにおけるコンタクトホールによ
り説明する。量産においては各ビット毎に多数のコンタ
クトホールを一度に形成することになる。
(Example) As an example according to the present invention with reference to FIGS.
This will be described using contact holes in a 16-bit AD converter. In mass production, many contact holes are formed for each bit at a time.

この集積回路素子では、例えばある導電型を示すシリ
コン半導体基板に反対導電型の不純物を導入拡散して複
数の能動または受動領域を形成し、更に製造する回路に
とって必要な抵抗など回路要素をモノリシック(Monoly
thic)に形成する。このような能動または受動領域そし
て回路要素には、導電性金属層を接触させて電気的な導
通を図ると共に必要な回路を構成するために配線層を導
電性金属層で設置するが、複雑な回路では、配線層を層
間絶縁膜を利用して多段に構成して、いわゆる多層配線
素子を得る。
In this integrated circuit device, for example, a plurality of active or passive regions are formed by introducing and diffusing an impurity of the opposite conductivity type into a silicon semiconductor substrate having a certain conductivity type, and circuit elements such as resistors necessary for a circuit to be manufactured are monolithically formed. Monoly
thic). In such an active or passive area and a circuit element, a wiring layer is provided with a conductive metal layer in order to form a necessary circuit by bringing a conductive metal layer into contact with the conductive metal layer. In a circuit, a so-called multilayer wiring element is obtained by forming wiring layers in multiple stages using an interlayer insulating film.

一方、回路要素を必要とするのは、多層配線素子に限
らず、単層配線素子にも適用されており、本発明方法
は、この両素子に適用可能なことを付言しておく。ま
た、図には、本発明方法に直接関係があるシリコン半導
体基板10即ち能動または受動領域、回路要素及び形成さ
れている絶縁物層11だけを記載した。この絶縁物層11も
半導体基板10の表面に直接被覆される酸化膜と、いわゆ
る層間絶縁物層の両者を想定している。この絶縁物層11
は、半導体素子におけるいわゆるフィールド絶縁物層を
指しており、素子の耐圧により厚さはバラツクが以下の
記載では代表的な数値を示した。
On the other hand, the necessity of the circuit element is not limited to the multi-layer wiring element, but is also applied to the single-layer wiring element, and it is added that the method of the present invention is applicable to both of these elements. In the figures, only the silicon semiconductor substrate 10 that is directly related to the method of the present invention, that is, active or passive regions, circuit elements, and the formed insulator layer 11 are illustrated. This insulator layer 11 also assumes both an oxide film directly covering the surface of the semiconductor substrate 10 and a so-called interlayer insulator layer. This insulator layer 11
Indicates a so-called field insulator layer in a semiconductor element, and the thickness varies depending on the withstand voltage of the element, but a typical value is shown in the following description.

第3図aに明らかなように、半導体基板10に設置した
厚さ約7000Å〜8000Åの絶縁物層11には、上記のように
能動または受動領域に電気的に接続した厚さが0.8μm
〜1.0μmの第1の配線12と、抵抗などの回路要素に電
気的に接続した厚さ0.4μm程度の多結晶珪素層13及び
これに連続した酸化膜(厚さ1000Å位)14を設け、ここ
に第1の配線15を重ねた状態が示されている。従って、
第1の配線12、15の頂面は異なった平面に位置してい
る。なお、配線12、15及び後述の配線には、AlまたはAl
合金(Al−Si−Cu、Al−Siなど)を使用する。
As apparent from FIG. 3A, the insulating layer 11 having a thickness of about 7000 to 8000 mm provided on the semiconductor substrate 10 has a thickness of 0.8 μm electrically connected to the active or passive region as described above.
A first wiring 12 having a thickness of about 1.0 μm, a polycrystalline silicon layer 13 having a thickness of about 0.4 μm electrically connected to circuit elements such as resistors, and an oxide film (thickness of about 1000 °) 14 continuous with the polycrystalline silicon layer 13; Here, a state where the first wiring 15 is overlapped is shown. Therefore,
The top surfaces of the first wirings 12 and 15 are located on different planes. In addition, Al or Al
Use alloys (Al-Si-Cu, Al-Si, etc.).

次に、具体的な製造工程を説明すると、第1、第2の
配線12、15用としてAlにSiを1重量%含有したAl合金を
スパッタリング工程により1.0μm堆積後、通常のフォ
トリソグラフィ法と反応性イオンエッチング(Reactive
Ion Etching)法によりパターニング(Patterning)し
て、絶縁物層11及び多結晶珪素層13に連続して酸化膜14
に第1及び第2の配線12、15を重ねて形成する。
Next, a specific manufacturing process will be described. An Al alloy containing 1% by weight of Si in Al is deposited to a thickness of 1.0 μm for the first and second wirings 12 and 15 by a sputtering process. Reactive ion etching (Reactive
Patterning is performed by an Ion Etching method, and an oxide film 14 is continuously formed on the insulator layer 11 and the polycrystalline silicon layer 13.
The first and second wirings 12 and 15 are formed on top of each other.

この多結晶珪素層13とこれに連続した酸化膜14は、特
許請求の範囲では介在物としているが、以後の記載は前
者による。
The polycrystalline silicon layer 13 and the oxide film 14 continuous with the polycrystalline silicon layer are regarded as inclusions in the claims, but the following description is based on the former.

次に、この第1の配線12、15を覆って層間絶縁物層と
して機能するシリコン酸化物層16を化学的気相成長(Ch
emical Vapour Deposition)法によりほぼ1.5μmの厚
さに堆積する。更に、第1及び第2の配線12、15に対応
するシリコン酸化物層16の表面には、形成工程の一環と
して反応性イオンエッチング法を利用した通常のレジス
トエッチバック(Resist Etch Back)法による平坦化工
程を施した。引続いて、通常のフォトリソグラフィ法と
反応性イオンエッチングによりコンタクトホール17用の
窓18を設けて第1の配線12、15を露出する。この反応性
イオンエッチング工程の終点は、第1の配線12の頂面ま
でエッチングが進行してから更に約10%オーバ(Over)
エッチされるようにエッチング速度から決めたが、第1
の配線12、15とコンタクトホール17が若干ずれてかつ第
1の配線15の厚さ方向付近に細い溝Kが形成された状態
となる。これを第3図bに示したが、更にプラズマCVD
法により約0.3μm厚のシリコン酸化膜19を堆積するこ
とにより細い溝Kを埋めると共に、窓18の側壁20とシリ
コン酸化物層16の表面にも被覆して、第3図bに示す断
面構造となる。このような充填材としての機能を果たす
シリコン酸化膜19は、特許請求の範囲では、充填材とし
て示されている。
Next, a silicon oxide layer 16 that functions as an interlayer insulating layer and covers the first wirings 12 and 15 is formed by chemical vapor deposition (Ch).
The layer is deposited to a thickness of about 1.5 μm by an emical vapor deposition method. Further, the surface of the silicon oxide layer 16 corresponding to the first and second wirings 12 and 15 is formed on the surface of the silicon oxide layer 16 by a normal resist etch back method using a reactive ion etching method as a part of the formation process. A flattening step was performed. Subsequently, a window 18 for a contact hole 17 is provided by ordinary photolithography and reactive ion etching to expose the first wirings 12 and 15. The end point of the reactive ion etching process is about 10% over (Over) after the etching proceeds to the top surface of the first wiring 12.
It was decided from the etching rate to be etched,
The wirings 12 and 15 are slightly displaced from the contact holes 17 and a thin groove K is formed in the vicinity of the thickness of the first wiring 15. This is shown in FIG.
By depositing a silicon oxide film 19 having a thickness of about 0.3 μm by the method, the narrow groove K is filled, and the side wall 20 of the window 18 and the surface of the silicon oxide layer 16 are also covered. Becomes The silicon oxide film 19 that functions as such a filler is shown as a filler in the claims.

次には、第3図cにあるように窓18底部のシリコン酸
化膜19部分を除去して第1の配線12、15を露出させるた
めに反応性イオンエッチング法により全面をエッチバッ
クする。この量は、シリコン酸化膜19がエッチングされ
てから10%オーバエッチされるように決めた。この時窓
18内のシリコン酸化膜19は、すべての位置で同一の膜厚
になっているので、すべて10%オーバエッチされること
になる。
Next, as shown in FIG. 3C, the entire surface is etched back by reactive ion etching in order to remove the silicon oxide film 19 at the bottom of the window 18 and expose the first wirings 12, 15. This amount was determined so that 10% overetching was performed after the silicon oxide film 19 was etched. At this time the window
Since the silicon oxide film 19 in 18 has the same thickness at all positions, it is all over-etched by 10%.

このエッチバック工程として反応性イオンエッチング
法即ち異方性エッチング手段でなく等方性エッチング手
段でも良い。と言うのは、細い溝Kの深さと幅が大きい
時は異方性エッチングが良いが、小さい場合には等方性
エッチングでも周囲に影響がでないので可能である。こ
のようにしてコンタクトホール17ができ、ここに第3図
dにあるようにAlまたはAl合金からなる第2の配線21を
スパッタリング法により堆積して、第1の配線12、15と
電気的に接続する。
This etch-back step may be an isotropic etching means instead of a reactive ion etching method, that is, an anisotropic etching means. This is because when the depth and width of the narrow groove K are large, anisotropic etching is good, but when it is small, isotropic etching does not affect the surroundings, so that it is possible. In this manner, a contact hole 17 is formed. As shown in FIG. 3D, a second wiring 21 made of Al or an Al alloy is deposited by a sputtering method and electrically connected to the first wirings 12 and 15. Connecting.

この結果、16ビットのADコンバータの多層配線が完成
され、後工程である窒化珪素やPSG(Phosphor Sillcate
Glass)または両者の混合層などからなるパッシベイシ
ョン(Passivation)層形成工程などを経て半導体集積
回路素子として完成される。このように16ビットのADコ
ンバータを対象とする実施例は、多層配線構造である
が、上記のように単層配線素子にも当然適用可能である
ことを付記する。
As a result, the multilayer wiring of the 16-bit AD converter is completed, and silicon nitride or PSG (Phosphor Sillcate
The semiconductor integrated circuit device is completed through a passivation layer forming step including glass or a mixed layer of both. As described above, the embodiment for the 16-bit AD converter has a multilayer wiring structure, but it is to be noted that the present invention is naturally applicable to a single-layer wiring element as described above.

〔発明の効果〕〔The invention's effect〕

このように本発明方法では、第1層配線を構成する複
数配線の設置場所に係わらず、コンタクトホールの寸法
と同等以下の径でこの複数配線が形成できることにな
り、この第1層配線を構成する配線を同一平面内に存在
する場合だけ可能であった従来例よりはるかに集積度が
向上する。
As described above, according to the method of the present invention, the plurality of wires can be formed with a diameter equal to or less than the dimension of the contact hole regardless of the installation location of the plurality of wires constituting the first layer wire. The degree of integration is much higher than in the prior art, which was possible only when the wirings to be provided existed on the same plane.

例えば7000素子のバイポーラLSI[2μm配線ルール
(Rule)]のチップサイズが従来4.3×4.6mmが3.4×3.8
mmに縮小でき、面積では、約35%縮小した。
For example, the chip size of a 7000-element bipolar LSI [2 μm wiring rule (Rule)] is conventionally 4.3 × 4.6 mm but 3.4 × 3.8.
mm, and the area was reduced by about 35%.

更に、本発明方法を実施しなかった場合は、第2層配
線の段切れによる歩留低下が起こり、バイポーラLSIの
歩留りの差は約20%となり、極めて有効な手段と言わざ
るを得ない。
Further, when the method of the present invention is not performed, the yield is reduced due to the disconnection of the second-layer wiring, and the difference in the yield of the bipolar LSI is about 20%, which is an extremely effective means.

更にまた、単層配線で構成する半導体素子及び半導体
集積回路素子の信頼性試験では、50%のライフの改善効
果が認められた。
Furthermore, in a reliability test of a semiconductor device and a semiconductor integrated circuit device formed of a single-layer wiring, a 50% life improvement effect was recognized.

【図面の簡単な説明】 第1図及び第2図a、bは、従来のコンタクトホールの
構造を示す断面図、第3図a〜dは、本発明方法の工程
毎の断面図である。 1、10:半導体基板、2、11:絶縁物層、 3、12、15:第1の配線、4、16:層間絶縁物層、 5、17:コンタクトホール、6、13:多結晶シリコン、 7、14:酸化膜、18:窓、19:シリコン酸化膜、 20:側壁、21:第2の配線。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 and FIGS. 2a and 2b are cross-sectional views showing the structure of a conventional contact hole, and FIGS. 3a to 3d are cross-sectional views for each step of the method of the present invention. 1, 10: semiconductor substrate, 2, 11: insulating layer, 3, 12, 15: first wiring, 4, 16: interlayer insulating layer, 5, 17: contact hole, 6, 13: polycrystalline silicon, 7, 14: oxide film, 18: window, 19: silicon oxide film, 20: side wall, 21: second wiring.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 修 神奈川県川崎市幸区小向東芝町1 株式 会社東芝多摩川工場内 (56)参考文献 特開 平3−3324(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 21/88 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Osamu Hirata, Inventor 1 Komukai Toshiba-cho, Saiyuki-ku, Kawasaki-shi, Kanagawa Prefecture Inside the Toshiba Tamagawa Plant Co., Ltd. (56) Field surveyed (Int.Cl. 6 , DB name) H01L 21/88

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板上に絶縁物層を介して互いに頂
面の高さが異なる導電性の材料からなる複数の配線層を
形成する工程と、これらの複数の配線層の上面から層間
絶縁物層を積層形成する工程と、この層間絶縁物層の前
記複数の配線層に対応する部分を、前記頂面の高さが低
い配線層の表面が露出するまで除去して、複数のコンタ
クト窓を同時に形成するエッチング工程と、このエッチ
ング工程により、前記頂面の高さが高い配線層側面の前
記層間絶縁物層に形成される微小溝および前記コンタク
ト窓を含めた前記層間絶縁物層全面を充填材料により被
覆する工程と、この工程により形成された充填材層の前
記複数のコンタクト窓に対応する部分を同時に除去して
前記複数の配線層を露出させるとともに、前記微小溝内
に前記充填材を残す工程と、前記複数のコンタクト窓を
介して前記複数の配線層に他の配線を接続する工程とを
備えたことを特徴とする配線接続孔の形成方法。
A step of forming a plurality of wiring layers made of a conductive material having different top surfaces from each other via an insulating layer on a semiconductor substrate; and forming an interlayer insulating layer from the upper surfaces of the plurality of wiring layers. Stacking and forming a plurality of contact windows, removing portions of the interlayer insulating layer corresponding to the plurality of wiring layers until the surface of the wiring layer having a lower top surface is exposed, And an etching step of simultaneously forming the trench and the entire surface of the interlayer insulating layer including the fine grooves and the contact windows formed in the interlayer insulating layer on the side of the wiring layer having a high top surface. A step of coating with a filler material, and simultaneously removing portions of the filler layer formed in this step corresponding to the plurality of contact windows to expose the plurality of wiring layers, and filling the filler in the minute groove. Leave Process and method of forming the wiring connection hole, characterized in that a step of connecting the other wiring to the plurality of wiring layers via a plurality of contact windows.
JP1194519A 1989-07-27 1989-07-27 Method of forming wiring connection holes Expired - Fee Related JP2988943B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1194519A JP2988943B2 (en) 1989-07-27 1989-07-27 Method of forming wiring connection holes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1194519A JP2988943B2 (en) 1989-07-27 1989-07-27 Method of forming wiring connection holes

Publications (2)

Publication Number Publication Date
JPH0358424A JPH0358424A (en) 1991-03-13
JP2988943B2 true JP2988943B2 (en) 1999-12-13

Family

ID=16325885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1194519A Expired - Fee Related JP2988943B2 (en) 1989-07-27 1989-07-27 Method of forming wiring connection holes

Country Status (1)

Country Link
JP (1) JP2988943B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2879755B2 (en) * 1992-02-27 1999-04-05 日本電気株式会社 Method for manufacturing semiconductor device
JPH06104341A (en) * 1992-09-18 1994-04-15 Toshiba Corp Semiconductor integrated circuit and its manufacture

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910008650Y1 (en) * 1989-05-16 1991-10-26 원정희 Fluorescent light

Also Published As

Publication number Publication date
JPH0358424A (en) 1991-03-13

Similar Documents

Publication Publication Date Title
US5243220A (en) Semiconductor device having miniaturized contact electrode and wiring structure
US4617193A (en) Planar interconnect for integrated circuits
USRE41980E1 (en) Semiconductor interconnect formed over an insulation and having moisture resistant material
US5543360A (en) Method of making a semiconductor device with sidewall etch stopper and wide through-hole having multilayered wiring structure
KR100215847B1 (en) Metal interconnector of semiconductor device and process for forming the same
JPH06125013A (en) Semiconductor device and its manufacture
JP2964230B2 (en) Method for forming self-aligned metal wiring of semiconductor device
US7122440B2 (en) Semiconductor device and fabrication method thereof
US6359329B1 (en) Embedded wiring structure and method for forming the same
JP2988943B2 (en) Method of forming wiring connection holes
JP2000243836A (en) Wiring forming method of semiconductor element
JP2948588B1 (en) Method of manufacturing semiconductor device having multilayer wiring
JPH09307077A (en) Manufacture of semiconductor device
US5920793A (en) Method for manufacturing a through hole
JP3403052B2 (en) Semiconductor device and manufacturing method thereof
JP2817752B2 (en) Method for manufacturing semiconductor device
JPH0786209A (en) Manufacture of semiconductor device
JP2953188B2 (en) Method for manufacturing semiconductor device
JPH08306779A (en) Fabrication of semiconductor device
KR100318271B1 (en) Method for forming metal interconnection line of semiconductor device
JP2000182989A (en) Semiconductor device
KR100373706B1 (en) a manufacturing method for wires of semiconductor devices
JP3210462B2 (en) Method for manufacturing semiconductor device
JP4201156B2 (en) Semiconductor device and manufacturing method thereof
JPH10173051A (en) Wiring forming method

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees