JPH03133131A - Semiconductor device - Google Patents
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- Formation Of Insulating Films (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置に関し、さらに詳しくは、半導
体装置における素子構成表面部を被覆する保護絶縁膜の
改良構造に係るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and more particularly to an improved structure of a protective insulating film that covers a surface portion of an element in a semiconductor device.
・〔従来の技術〕
半導体装置においては、従来からよく知られているよう
に、半導体基板上に所期通りの素子構成を形成させた後
、この素子構成自体が外部から浸入する水分とか、ある
いは、外部から加えられる慣れのある応力などの外部環
境によって変化したりしないようにするために、通常の
場合、素子構成での表面部に対して、いわゆる、保護絶
縁膜を被覆させており、さらに、この素子構成を形成さ
せて表面部を保護絶縁膜で被覆した半導体基板を樹脂封
止するとか、セラミック・パッケージに収容して使用す
るようにしているのが一般的な形態である。・[Prior art] As is well known in the past, in semiconductor devices, after a desired element structure is formed on a semiconductor substrate, the element structure itself is exposed to moisture that enters from the outside, or In order to prevent changes due to the external environment such as stress applied from the outside, the surface of the element structure is usually coated with a so-called protective insulating film. In general, a semiconductor substrate having this element structure formed thereon and having its surface portion covered with a protective insulating film is sealed with a resin or housed in a ceramic package for use.
こ＼で、第５図には、例えば、このような樹脂封止型に
よる半導体装置の概要構成を模式的に示しである。FIG. 5 schematically shows, for example, the general structure of such a resin-sealed semiconductor device.
すなわち、この第５図従来例構成において、符号１は半
導体基板上に所要の各素子構成をそれぞれに形成させた
半導体チップ（以下、単にチップと呼ぶ）であって、こ
のチップ１での各素子構成の表面部に対しては、保護絶
縁膜２を被覆させてある。また、３は前記チップｌを載
置固定させるグイパッド部３ａ、および図示しない外部
回路と接続させるための各リード部３ｂからなるリード
フレーム、４はチップｌの各電極と各リード部３ｂとを
それぞれに接続するボンディングワイヤであり、さらに
、５は前記各リード部３ｂの所要部を含むチップ１を封
止して外部から保護する樹脂封止材である。In other words, in the conventional example configuration shown in FIG. The surface of the structure is covered with a protective insulating film 2. Further, 3 is a lead frame consisting of a guide pad portion 3a on which the chip l is placed and fixed, and each lead portion 3b for connection to an external circuit (not shown), and 4 is a lead frame consisting of each electrode of the chip l and each lead portion 3b, respectively. Furthermore, 5 is a resin sealing material that seals and protects the chip 1 including the required portions of the respective lead portions 3b from the outside.
しかして、前記従来例による半導体装置でのチップｌの
構造につき、これが、例えば、ＭＯ３型ＩＣである場合
を例にとって、次に、第６図を参照して具体的に述べる
。Next, the structure of the chip 1 in the conventional semiconductor device will be specifically described with reference to FIG. 6, taking as an example the case where this is an MO3 type IC.
この第６図は前記した第５図従来例装置における破線で
囲んだＢ部該当の詳細構成である。This FIG. 6 shows the detailed configuration of the part B surrounded by the broken line in the conventional device shown in FIG. 5 described above.
すなわち、と＼でも、この第６図に示す従来例構成にお
いて、６はシリコン単結晶などからなる半導体基板（以
下、単に基板とも呼ぶ）であり、６ａはこの基板６の主
面上に拡散形成されたドレイン、６ｂは同様に形成され
たソース、７は各素子間を電気的に分離する厚いフィー
ルド絶縁膜を示している。In other words, in the conventional configuration shown in FIG. 6b is a similarly formed source, and 7 is a thick field insulating film that electrically isolates each element.
また、８はこれらの上に選択的に形成されてキャパシタ
電極となる第１ゲート、９はこの第１ゲート８および基
板６上に形成されて一部がゲート酸化膜となる薄いシリ
コン酸化膜であり、１０はこれらの上に選択的に形成さ
れてワードラインとなる第２ゲート、ｌｌａ、ｌｌｂは
それぞれに層間絶縁膜である。Further, 8 is a first gate that is selectively formed on these and becomes a capacitor electrode, and 9 is a thin silicon oxide film that is formed on this first gate 8 and the substrate 6 and a part of which becomes a gate oxide film. 10 is a second gate which is selectively formed on these and becomes a word line, and lla and llb are interlayer insulating films, respectively.
さらに、１２は前記層間絶縁膜１１ａに開口されたコン
タクト孔ｉ３を通しドレイン６ａに接続されてビットラ
インとなるポリシリコン層であり、１４は前記層間絶縁
膜１１ｂ上にそれぞれ選択的に形成されたアルミニウム
による各配線であって、この構成の場合、これらの各配
線１４を含む眉間絶縁膜１１ｂ上には、前記したように
保護絶縁膜２を被覆しである。Furthermore, 12 is a polysilicon layer which is connected to the drain 6a through a contact hole i3 opened in the interlayer insulating film 11a and becomes a bit line, and 14 is a polysilicon layer which is selectively formed on the interlayer insulating film 11b. Each wiring is made of aluminum, and in this configuration, the glabellar insulating film 11b including each of these wirings 14 is covered with the protective insulating film 2 as described above.
続いて、前記第６図従来例構成の主要な製造工程を第７
図（ａ）ないしけ）に基づいて順次に説明する。Next, the main manufacturing process of the conventional example configuration shown in FIG.
The explanation will be given one by one based on FIG.
まず、基板６．この場合は、Ｐ型の基板６を熱酸化させ
て全面に薄いシリコン酸化膜を形成させ、また、この薄
いシリコン酸化膜上の全面にシリコン窒化膜を所定の膜
厚で形成した後、フォトリソグラフィ、およびエツチン
グ技術によって、このシリコン窒化膜を選択的にバター
ニング除去し、かつ再度、基板６を熱酸化させて、除去
部分対応に厚いフィールド酸化膜７を形成させ、かつマ
スクとしたシリコン窒化膜パターンを除去する（第７図
（ａ））。First, the board 6. In this case, the P-type substrate 6 is thermally oxidized to form a thin silicon oxide film on the entire surface, and a silicon nitride film is formed to a predetermined thickness on the entire surface of the thin silicon oxide film, and then photolithography is performed. Then, the silicon nitride film is selectively removed by buttering using an etching technique, and the substrate 6 is thermally oxidized again to form a thick field oxide film 7 corresponding to the removed portion, and the silicon nitride film is removed as a mask. The pattern is removed (FIG. 7(a)).
次に、前記基板６の全面に対して、化学的気相成長法（
以下、ＣＶＤ法と呼ぶ）により、多結晶シリコン膜を所
定の膜厚で堆積させ、フォトリソグラフィ、およびエツ
チング技術によって、この多結晶シリコン膜を選択的に
バターニング除去すると共に、引き続き、下地側の薄い
シリコン酸化膜をも同様に除去して、第１ゲート８を形
成する（同図（ｂ））。Next, the entire surface of the substrate 6 is coated by chemical vapor deposition (
A polycrystalline silicon film is deposited to a predetermined thickness using a CVD method (hereinafter referred to as CVD method), and this polycrystalline silicon film is selectively buttered and removed using photolithography and etching techniques. The thin silicon oxide film is also removed in the same manner to form the first gate 8 (FIG. 4(b)).
ついで、前記基板ｌを再度、熱酸化させて、同基板ｌお
よび前記第１ゲート８上に一部がゲート酸化膜となる薄
いシリコン酸化膜９を形成させた後、続いて、ＣＶＤ法
などにより、この薄いシリコン酸化膜９上の全面に多結
晶シリコン膜を所定の膜厚で堆積させ、かつフォトリソ
グラフィ、およびエツチング技術によって、この多結晶
シリコン膜を選択的にバターニング除去し、基板ｌ側に
１個、第１ゲート８側に２個、計３個の各第２ゲートｌ
Ｏを形成させ、かつこの状態で、Ｎ型の不純物９例えば
、リン（Ｐ）、ヒ素（Ａｓ）などを選択的にイオン注入
することにより、前記基板１上における第２ゲートｌＯ
の両側にあって、ドレイン６ａ、およびソース６ｂとな
る領域をそれぞれに形成する（同図（Ｃ））。Next, the substrate 1 is thermally oxidized again to form a thin silicon oxide film 9 that partially becomes a gate oxide film on the substrate 1 and the first gate 8, and then, by a CVD method or the like. A polycrystalline silicon film is deposited to a predetermined thickness on the entire surface of this thin silicon oxide film 9, and this polycrystalline silicon film is selectively removed by patterning using photolithography and etching techniques, and the substrate l side is one on the side of the second gate, two on the first gate 8 side, a total of three second gates
The second gate lO on the substrate 1 is formed by selectively ion-implanting an N-type impurity 9 such as phosphorus (P) or arsenic (As) in this state.
Regions that will become a drain 6a and a source 6b are formed on both sides of the drain 6a (FIG. 6(C)).
また次に、ＣＶＤ法などにより、前記各第２ゲートｌＯ
を被覆するようにして、前記薄いシリコン酸化膜９の全
面に下層側の層間絶縁膜１１ａを形成した上で、フォト
リソグラフィ、およびエツチング技術により、この層間
絶縁膜１１ａおよび薄いシリコン酸化膜９を順次選択的
にバターニング除去し、前記ドレイン６ａの一部にコン
タクト孔１３を開口させて、このドレイン６ａの一部を
露出させ、ついで、再度、ＣＶＤ法などにより、前記コ
ンタクト孔１３内を埋めるようにして、眉間絶縁膜１１
ａ上の全面に多結晶シリコン膜を所定の膜厚で堆積させ
、かつフォトリソグラフィ、およびエツチング技術によ
り、この多結晶シリコン膜を選択的にパターニング除去
することで、その一部を前記ドレイン６ａに接続させた
ビットライン１２を形成させ、さらに、ＣＶＤ法などに
より、このビットライン１２を被覆するように上層側の
眉間絶縁膜１１ｂを堆積する（同図（ｄ））。Next, each of the second gates lO is
After forming a lower interlayer insulating film 11a on the entire surface of the thin silicon oxide film 9 so as to cover the thin silicon oxide film 9, this interlayer insulating film 11a and the thin silicon oxide film 9 are sequentially formed using photolithography and etching techniques. The patterning is selectively removed and a contact hole 13 is opened in a part of the drain 6a to expose a part of the drain 6a, and then the inside of the contact hole 13 is filled again by CVD or the like. and the glabella insulating film 11
A polycrystalline silicon film is deposited to a predetermined thickness on the entire surface of a, and by selectively patterning and removing this polycrystalline silicon film using photolithography and etching techniques, a part of the polycrystalline silicon film is deposited on the drain 6a. A connected bit line 12 is formed, and then an upper glabellar insulating film 11b is deposited by CVD or the like so as to cover the bit line 12 (FIG. 4(d)).
その後、スパッタ法などにより、前記上層側の層間絶縁
膜１１ｂ上の全面にアルミニウム膜を形成させ、かつフ
ォトリングラフィ、およびエツチング技術により、この
アルミニウム膜を選択的にバターニング除去して各配線
１４をそれぞれに形成する（同図（ｅ））。Thereafter, an aluminum film is formed on the entire surface of the upper interlayer insulating film 11b by a sputtering method or the like, and this aluminum film is selectively patterned and removed by photolithography and etching techniques to remove each wiring 14. ((e) in the same figure).
最後に、熱ＣＶＤ法、プラズマＣＶＤ法などにより、こ
れらの全面を保護絶縁膜２によって被覆保護する。こ１
で、この保護絶縁膜２としては、通常の場合、 Ｐ Ｓ
Ｇ （Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇｒａｓ
ｓｌ膜とか、あるいはシリコン酸化膜などが用いられて
いる。そして、前者のＰＳＧ膜を用いる場合にあっては
、熱ＣＶＤ法によって、３５０〜４５０℃程度の処理温
度で、反応ガスとしてホスフィン（ＰＨｎ） 。Finally, these entire surfaces are covered and protected with a protective insulating film 2 by thermal CVD, plasma CVD, or the like. This 1
In the normal case, this protective insulating film 2 is P S
G (Phospho 5ilicate Gras
An SL film or a silicon oxide film is used. In the case of using the former PSG film, phosphine (PHn) is used as a reaction gas by thermal CVD at a processing temperature of about 350 to 450°C.
シラン（Ｓｉｎ４）および酸素（０□）の混合ガスによ
り、この保護絶縁膜２を堆積させて形成し、後者のシリ
コン酸化膜を用いる場合にあっては、熱ＣＶＤ法、プラ
ズマＣＶＤ法によって、熱ＣＶＤ法では４００〜４５０
℃程度、プラズマＣＶＤ法では３００〜４００℃程度の
処理温度で、反応ガスとしてシラン（Ｓｉｎ４）および
酸素（０２）の混合ガス、あるいは、シラン（ＳｉＨ４
１および亜酸化窒素（Ｎ２０）の混合ガスにより、同様
に、この保護絶縁膜２を堆積させて形成するのである（
同図（ｆ））。This protective insulating film 2 is deposited and formed using a mixed gas of silane (Sin4) and oxygen (0□), and in the case of using the latter silicon oxide film, thermal CVD method or plasma CVD method is used to form the protective insulating film 2. 400-450 for CVD method
℃, or 300 to 400℃ in the plasma CVD method, a mixed gas of silane (Sin4) and oxygen (02), or silane (SiH4
This protective insulating film 2 is similarly deposited and formed using a mixed gas of nitrous oxide (N20) and nitrous oxide (N20).
Figure (f)).
そして、このように形成させたチップｌについては、そ
の後、所定の処理を施した上で、リードフレームのグイ
パッド部３ａに載置固定させると共に、同チップｌの各
電極と各リード部３ｂとをそれぞれボンディングワイヤ
４により接続させ、かつ各リード部３ｂの所要部を含み
、これらを樹脂封止材５により樹脂封止して所期通りの
半導体装置を構成させるのである。Then, the chip l formed in this way is then subjected to a predetermined process, and then placed and fixed on the guide pad part 3a of the lead frame, and each electrode of the chip l and each lead part 3b are connected. They are connected by bonding wires 4, and include the necessary parts of each lead part 3b, and are resin-sealed with a resin sealant 5 to construct the intended semiconductor device.
従来の半導体装置は、以上のようにして構成されており
、先にも述べたように、通常の場合、チップｌでの各配
線１４を含む素子裏面部全体を保護絶縁膜２により被覆
させているが、素子自体の高集積化、微細化の進展に伴
ない、現在では、この保護絶縁膜２についても、さらに
より一層の高耐湿性、高信顆性が要求されるようになっ
てきている。The conventional semiconductor device is constructed as described above, and as mentioned above, in normal cases, the entire back surface of the element including each wiring 14 on the chip 1 is covered with the protective insulating film 2. However, with the progress of higher integration and miniaturization of the elements themselves, the protective insulating film 2 is now required to have even higher moisture resistance and higher reliability. There is.
こ＼で、第８図には、前記した第６図従来例装置におけ
る保護絶縁膜２の被覆堆積部分であるところの、破線で
囲んだＡ部該当の拡大した詳細構成を示しである。Here, FIG. 8 shows an enlarged detailed configuration of a portion A surrounded by a broken line, which is the deposited portion of the protective insulating film 2 in the conventional device of FIG. 6 described above.
前記した従来例による半導体装置の製造方法において、
例えば、保護絶縁膜２として、熱ＣＶＤ法によりＰＳＧ
膜、あるいはシリコン酸化膜をそれぞれに堆積形成させ
た場合、この保護絶縁膜２には、このときに使用する膜
材料の材質、および膜形成に適用する製造手段によって
、その膿自体に引張応力が残されることになり、また、
プラズマＣＶＤ法によりシリコン酸化膜を堆積形成させ
た場合には、逆に、その膜自体に圧縮応力が残されるこ
とになる。In the method for manufacturing a semiconductor device according to the conventional example described above,
For example, as the protective insulating film 2, PSG is formed by thermal CVD method.
When a film or a silicon oxide film is deposited, the protective insulating film 2 may have tensile stress applied to the pus itself depending on the material of the film material used at this time and the manufacturing method applied to form the film. will be left behind, and
When a silicon oxide film is deposited by plasma CVD, on the contrary, compressive stress remains in the film itself.
そして、前記保護絶縁膜２として、前者手段での熱ＣＶ
Ｄ法によりＰＳＧ膜、あるいはシリコン酸化膜を堆積形
成させた場合には、その堆積に際し、層段差底部にあっ
て、応力が集中され易い鋭角な形状部分１５とか、また
、平面部にあって、膜厚の厚い部分１６がそれぞれに形
成され、かつこれらの各部分１５．１６に対しては、膜
自体の保有する引張応力のためにクラック１７ａ、 １
７ｂが発生することになり、このタラツク１７は、こ１
ての保護絶縁膜２の耐湿性、信頼性を大きく低下させる
要因となっている。Then, as the protective insulating film 2, thermal CV in the former means is used.
When a PSG film or a silicon oxide film is deposited by the D method, during the deposition, there may be an acute-angled portion 15 at the bottom of the layer step where stress is likely to be concentrated, or a flat portion. Thick film thickness parts 16 are formed respectively, and cracks 17a, 1 are formed in each of these parts 15.16 due to the tensile stress possessed by the film itself.
7b will occur, and this tartrak 17 will be
This is a factor that greatly reduces the moisture resistance and reliability of the protective insulating film 2.
一方、前記後者手段でのプラズマＣＶＤ法によりシリコ
ン酸化膜を堆積形成させた場合には、その膜自体の保有
する応力が圧縮性のものであるために、前記した理由に
よるクラック１７ａ、 １７ｂの発生こそは少ないが、
チップｌを樹脂封止材５により封止させたときに、その
硬化時の収縮応力で同様なりラックが発生することにな
る。On the other hand, when a silicon oxide film is deposited by the plasma CVD method using the latter method, since the stress of the film itself is compressive, cracks 17a and 17b occur for the reasons described above. Although there are few,
When the chip 1 is sealed with the resin sealing material 5, racks will similarly occur due to shrinkage stress during curing.
第９図は、この樹脂硬化時におけるクラック発生の態様
を示すもので、同図（ａ）は前記第５図に対応してこ＼
での収縮応力を説明する断面構造であり、同図ｆｂ）は
同上破線で囲んだＢ部該当の拡大した詳細構成である。Fig. 9 shows the appearance of cracks during the resin curing, and Fig. 9 (a) corresponds to Fig. 5 above.
This is a cross-sectional structure for explaining the shrinkage stress in FIG.
すなわち、この第９図ｆａ）に見られるように、チップ
ｌを封止する樹脂封止材５における硬化時の収縮応力２
１は、同チップｌの中心方向に働き、このために、この
チップｌの表面部となるＢ部においては、同図（ｂｌ
に見られるような方向の内部応力が作用することなり、
各配線１４での隅角該当部２４がダメージを受けてクラ
ック２２を発生し、前記と同様に、こ１での保護絶縁膜
２の耐湿性、信頼性を大きく低下させ、かつこのように
して作用する内部応力がより一層、大きいときには、こ
れらの各配線１４の材質が、例えば、アルミニウムの場
合であると、いわゆる、アルミスライド２３と呼ばれる
ところの、配線部自体に変形をきたして、半導体装置の
電気的特性を大きく劣化させることになる。That is, as seen in FIG. 9 fa), the shrinkage stress 2 during curing in the resin sealing material 5 that seals the chip l
1 acts toward the center of the chip l, and for this reason, in the part B, which is the surface part of the chip l,
Internal stress acts in the direction seen in
The corresponding corners 24 of each wiring 14 are damaged and cracks 22 are generated, and as described above, the moisture resistance and reliability of the protective insulating film 2 in this 1 are greatly reduced. When the applied internal stress is even larger, if the material of each wiring 14 is aluminum, for example, the wiring part itself, so-called an aluminum slide 23, may be deformed, causing the semiconductor device to deteriorate. This will greatly deteriorate the electrical characteristics of the
また、このような保護絶縁膜２に発生するクラック１７
ａ、 １７ｂおよび２２と、それに、各配線１４に発生
するアルミスライド２３とは、半導体装置の高密度集積
化による微細化、高機能化に伴って、配線形状、構造が
複雑化するほど顕著に現われるものであり、この半導体
装置における信頼性の面で大きな問題点となっている。In addition, cracks 17 generated in such a protective insulating film 2
a, 17b and 22, as well as the aluminum slide 23 that occurs in each wiring 14, becomes more noticeable as the wiring shape and structure become more complex as semiconductor devices become finer and more sophisticated due to higher density integration. This is a major problem in terms of reliability in this semiconductor device.
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、チップ表面
部での配線上を、良好なりラック耐性、およびアルミス
ライド耐性を有する保護絶縁膜で被覆させ得るようにし
た。この種の半導体装置、こ＼では、保護絶縁膜の改良
された構造を提供することである。This invention was made to solve these conventional problems, and its purpose is to provide protective insulation on the wiring on the chip surface that has good rack resistance and aluminum slide resistance. It can be coated with a membrane. An object of this type of semiconductor device is to provide an improved structure of a protective insulating film.
［課題を解決するための手段１
前記目的を達成するために、この発明に係る半導体装置
は、チップの表面部を被覆する保護絶縁膜として、ステ
ップカバレッジは十分でないがクラック耐性に優れた「
有機シランと酸素を主成分とするガスを用いてプラズマ
ＣＶＤ法で堆積させたシリコン酸化膜ｊと、ステップカ
バレッジは優れているがクラック耐性に乏しい「有機シ
ランとオゾンを主成分とするガスを用いて熱ＣＶＤ法で
堆積させたシリコン酸化膜」とを、それぞれに所定の膜
厚で交互に繰り返して堆積させた膜構成を用いるように
したものである。[Means for Solving the Problems 1] In order to achieve the above-mentioned object, a semiconductor device according to the present invention uses a protective insulating film that covers the surface of a chip as a protective insulating film that does not have sufficient step coverage but has excellent crack resistance.
A silicon oxide film deposited by plasma CVD using a gas containing organic silane and oxygen as its main components, and a silicon oxide film deposited using a gas containing organic silane and ozone as its main components, which has excellent step coverage but poor crack resistance. A film structure is used in which "silicon oxide films deposited by a thermal CVD method" are alternately deposited, each having a predetermined film thickness.
すなわち、この発明は、半導体基板上に所期通りの素子
構成を形成させると共に、素子構成の表面部を保護絶縁
膜によって被覆させた半導体装置において、前記保護絶
縁膜として、所定の膜厚による「有機シランと酸素を主
成分とするガスを用いてプラズマＣＶＤ法で堆積させた
シリコン酸化膜Ｊと、所定の膜厚による「有機シランと
オゾンを主成分とするガスを用いて熱ＣＶＤ法で堆積さ
せたシリコン酸化膜」とを、交互に繰り返して堆積させ
た膜構成を用いることを特徴とする半導体装置である。That is, the present invention provides a semiconductor device in which a desired element structure is formed on a semiconductor substrate and a surface portion of the element structure is covered with a protective insulating film. A silicon oxide film J is deposited by plasma CVD using a gas containing organic silane and oxygen as the main components, and a silicon oxide film J is deposited using a thermal CVD method using a gas containing organic silane and ozone as main components to a predetermined film thickness. This semiconductor device is characterized by using a film structure in which "silicon oxide films" are alternately and repeatedly deposited.
従って、この発明においては、素子構成の表面部を被覆
する保護絶縁膜として、ステップカバレッジは十分でな
いがクラック耐性に優れた所定の膜厚による「有機シラ
ンと酸素を主成分とするガスを用いてプラズマＣＶＤ法
で堆積させたシリコン酸化膜」と、ステップカバレッジ
は優れているがクラック耐性に乏しい所定の膜厚による
「有機シランとオゾンを主成分とするガスを用いて熱Ｃ
ＶＤ法で堆積させたシリコン酸化膜」とを、交互に繰り
返し堆積させて膜構成したので、これらの各膜における
ステップカバレッジは十分でないがクラック耐性に優れ
た点と、ステップカバレッジは優れているがクラック耐
性に乏しい点とが相互に補い合うことになり、これによ
って、チップ表面部における各配線での段差部を平坦性
よく被覆できると共に、併せて、クラック耐性を良好に
改善し得るのである。Therefore, in the present invention, as a protective insulating film that covers the surface of the element structure, a gas containing organic silane and oxygen as main components is used with a predetermined film thickness that does not have sufficient step coverage but has excellent crack resistance. "Silicon oxide film deposited by plasma CVD method" and "thermal carbon dioxide film deposited using a gas mainly composed of organic silane and ozone" with a predetermined film thickness that has excellent step coverage but poor crack resistance.
The film was constructed by alternately and repeatedly depositing ``silicon oxide films deposited by the VD method.'' Although the step coverage of each of these films is not sufficient, it has excellent crack resistance, and the step coverage is excellent. This compensates for the poor crack resistance, and as a result, it is possible to cover the stepped portions of each wiring on the chip surface with good flatness, and at the same time, it is possible to satisfactorily improve the crack resistance.
〔実 施 例］
以下、この発明に係る半導体装置の一実施例につき、第
１図ないし第４図を参照して詳細に説明する。[Embodiment] Hereinafter, an embodiment of a semiconductor device according to the present invention will be described in detail with reference to FIGS. 1 to 4.
第１図はこの実施例を適用した半導体装置の要部構造を
模式的に示す断面図であり、この第１図実施例構成にお
いて、前記第５図従来例構成と同一符号は同一または相
当部分を示している。FIG. 1 is a cross-sectional view schematically showing the main structure of a semiconductor device to which this embodiment is applied. In the structure of the embodiment shown in FIG. 1, the same reference numerals as those in the conventional structure shown in FIG. It shows.
すなわち、この第１図実施例構成においても、符号６は
シリコン単結晶などからなる半導体基板であり、６ａは
この基板６の主面上に拡散形成されたドレイン、６ｂは
同様に形成されたソース、７は各素子間を電気的に分離
する厚いフィールド絶縁膜である。That is, also in this embodiment configuration of FIG. 1, reference numeral 6 is a semiconductor substrate made of silicon single crystal or the like, 6a is a drain formed by diffusion on the main surface of this substrate 6, and 6b is a source similarly formed. , 7 are thick field insulating films that electrically isolate each element.
また、８はこれらの上に選択的に形成されてキャパシタ
電極となる第１ゲート、９はこの第１ゲート８および基
板６上に形成されて一部がゲート酸化膜となる薄いシリ
コン酸化膜であり、ｌＯはこれらの上に選択的に形成さ
れてワードラインとなる第２ゲート、ｌｌａ、ｌｌｂは
それぞれに眉間絶縁膜である。Further, 8 is a first gate that is selectively formed on these and becomes a capacitor electrode, and 9 is a thin silicon oxide film that is formed on this first gate 8 and the substrate 6 and a part of which becomes a gate oxide film. 1O is a second gate which is selectively formed on these and becomes a word line, and lla and llb are respectively glabellar insulating films.
さらに、１２は前記層間絶縁膜１１ａに開口されたコン
タクト孔１３を通しドレイン６ａに接続されてビットラ
インとなるポリシリコン層であり、１４は前記層間絶縁
膜１１ｂ上にそれぞれ選択的に形成されたアルミニウム
による各配線である。Furthermore, 12 is a polysilicon layer which is connected to the drain 6a through a contact hole 13 opened in the interlayer insulating film 11a and becomes a bit line, and 14 is a polysilicon layer which is selectively formed on the interlayer insulating film 11b. Each wiring is made of aluminum.
そしてまた、２０はこＳでの対象となる表面部。Also, 20 is the surface area that is the target of S.
すなわち、前記配線１４を含む上層側の眉間絶縁膜ｕｂ
上に形成される保護絶縁膜であって、この保護絶縁膜２
０については、この実施例の場合、「有機シラン（ＴＨ
Ｏ５Ｉと酸素（０２）を主成分とするガスを用いてプラ
ズマＣＶＤ法で堆積させたシリコン酸化月莫ｊ、つまり
、ＴＥＯＳ＋０．系・プラズマＣＶＤ・シリコン酸化膜
（以下、 Ｐ−ＴＥＱＳ膜とも呼ぶ） １８ａないし１
８ｄと、「有機シラン（ＴＨＯＳ）とオゾン（０３）を
主成分とするガスを用いて熱ＣＶＤ法で堆積させたシリ
コン酸化膜ｊ、つまり、ＴＥＯ３＋Ｏ，系・熱ＣｖＤ・
シリコン酸化１！（以下Ｔｈ−ＴＥＯ５ＩＩＩＥ トモ
呼ぶ） １９ａないし１９ｃとの２種類の膜を交互に堆
積させて形成したものである。That is, the glabella insulating film ub on the upper layer side including the wiring 14
A protective insulating film formed on the protective insulating film 2
Regarding 0, in the case of this example, “organosilane (TH
Silicon oxide film deposited by plasma CVD using a gas containing O5I and oxygen (02) as main components, that is, TEOS+0. system/plasma CVD/silicon oxide film (hereinafter also referred to as P-TEQS film) 18a to 1
8d and a silicon oxide film j deposited by thermal CVD using a gas containing organic silane (THOS) and ozone (03) as main components, that is, TEO3+O, system thermal CVD.
Silicon oxidation 1! (Hereinafter referred to as Th-TEO5IIIE) It is formed by alternately depositing two types of films 19a to 19c.
しかして、この第１図に示す実施例装置における製造方
法については、各配線１４を形成するまでの工程が、前
記従来例構成での各配１ｉ１４を形成するまでの工程、
換言すると、前記第７図（ａ）ないしくｅ）までの工程
と全く同一であり、かつ以下。Therefore, in the manufacturing method of the embodiment device shown in FIG. 1, the steps up to forming each wiring 14 are the steps up to forming each wiring 1i14 in the conventional configuration,
In other words, the steps are exactly the same as those shown in FIGS. 7(a) to 7(e), and the following steps are performed.
この従来例方法での工程に引き続いて、この実施例方法
の場合には、第２図（ａ）ないしくｆ）に示す主要な製
造工程を順次に経て製造される。Following the steps in the conventional method, in the case of this embodiment method, the main manufacturing steps shown in FIGS. 2(a) to 2(f) are sequentially performed.
すなわち、まず、従来例方法での第７図（ｅ）において
、前記上層側の層間絶縁膜１１ｂ上の全面に各配線１４
をそれぞれに形成した後（第２図（ａ））、これらの各
配線１４を含む上層側の眉間絶縁膜１１ｂ上にあって、
ＴＥＱＳ （テトラエトキシ・シラン１と酸素（０□）
を主成分とするガスを用いてプラズマＣＶＤ法により第
１層目のＰ−ＴＥＯＳ膜１８ａを堆積させる。That is, first, in FIG. 7(e) using the conventional method, each wiring 14 is formed on the entire surface of the upper interlayer insulating film 11b.
After forming each of them (FIG. 2(a)), on the upper glabella insulating film 11b including each of these wirings 14,
TEQS (Tetraethoxysilane 1 and oxygen (0□)
A first layer P-TEOS film 18a is deposited by plasma CVD using a gas containing as a main component.
こ＼で、前記手段により堆積形成されるＰ−ＴＥＯ３膜
１８膜上８ａては、一般にクラック耐性に優れているが
、一方で、ステップカバレッジが十分でなく、第３図ｆ
ａ） 、 （ｂ）に示されているように、堆積される膜
厚（１＋＋を、例えば、２０００Å以上にまで余り厚く
形成し過ぎると、各配線１４の段差部でオーバーハング
形状２５を生ずる慣れがあることから、その膜厚（ｔ、
）が２０００人を越えない程度にすることが必要である
（同図（ｂ））。In this case, the P-TEO3 film 18 film 8a deposited by the above-mentioned method generally has excellent crack resistance, but on the other hand, the step coverage is insufficient, and as shown in FIG.
As shown in a) and (b), if the deposited film thickness (1++) is formed too thick, for example, 2000 Å or more, an overhang shape 25 will occur at the stepped portion of each wiring 14. Since there is, the film thickness (t,
) must not exceed 2,000 people ((b) in the same figure).
また今度は、前記第１層目のＰ−ＴＥＯ３ＩＪｉ １８
ａ上に、ＴＥＱＳとオゾン（Ｏ３）を主成分とするガス
を用いて熱ＣＶＤ法により第２層目のＴｈ−ＴＥＯＳ膿
１９ａを堆積させる。Also, this time, the first layer P-TEO3IJi 18
A second layer of Th-TEOS pus 19a is deposited on the substrate a by thermal CVD using TEQS and a gas mainly composed of ozone (O3).
こ１でも、前記手段により堆積形成されるＴｈ−ＴＥＯ
５膜１９ａについては、先に述べたＰ−ＴＥＯ３膜１８
膜上８ａに、ステップカバレッジに優れているが、クラ
ック耐性に乏しく、第４図（ａｌ 、 （ｂ）に示され
ているように、堆積される膜厚（ｔ２）を、例えば、２
０００Å以上に厚くすると、各配線１４の段差部で膜自
体の収縮応力によってクラック２６を生ずる慣れがあり
、このために各配線１４の少な（とも頂部では、その膜
厚（ｔ、）を２０００人を越えない程度にすることが必
要である（同図（Ｃ））。Also in this case, Th-TEO deposited by the above method
5 film 19a is the P-TEO3 film 18 mentioned above.
The film 8a has excellent step coverage but poor crack resistance, and the thickness (t2) of the deposited film is, for example, 2.
If the thickness is 000 Å or more, cracks 26 tend to occur at the stepped portions of each wiring 14 due to the shrinkage stress of the film itself. It is necessary to keep it to a level that does not exceed ((C) in the same figure).
次に、前記第２層目のＴｈ−ＴＥＯ３膜１９膜上９ａ上
て、再度、前記第１層の場合と全く同様に、ＴＥＱＳと
酸素（０□）を主成分とするガスを用いてプラズマＣＶ
Ｄ法により、同様な理由で、膜厚が２０００人を越えな
い程度の第３層目のＰ−ＴＥＯ３膜１８ｂを堆積させる
（同図（ｄ））。Next, on the second layer Th-TEO3 film 19 9a, plasma is again applied using a gas containing TEQS and oxygen (0□) as main components, just as in the case of the first layer. CV
For the same reason, a third layer of P-TEO3 film 18b with a thickness not exceeding 2000 layers is deposited by the D method (FIG. 4(d)).
さらに、前記第３層目のＰ−ＴＥＯＳ膜１８膜上８ｂ上
て、再度、前記第２層の場合と同様に、ＴＥＯＳとオゾ
ン（０３）を主成分とするガスを用いて熱ＣＶＤ法によ
り、こ＼でも膜厚（ｔｅｌを２０００人を越えない程度
の第４層目のＴｈ−ＴＥＯ３ｉ １９ｂを堆積させる（
同図（ｅ））。Furthermore, as in the case of the second layer, the third layer P-TEOS film 18 film 8b is again coated with a thermal CVD method using a gas containing TEOS and ozone (03) as main components. , Deposit the fourth layer of Th-TEO3i 19b with a film thickness (tel not exceeding 2000).
Figure (e)).
続いて、以下、同様の工程を繰り返して、第５層目のＰ
−ＴＥＯＳＩＩ １８ｃ、第６層目のＴｈ−ＴＥＯＳ膜
１９ｃ、および第７層目のＰ−ＴＥＯ３膜１８ｄを順次
にそれぞれ堆積させて保護絶縁膜２０としく同図（ｆ）
）、このようにして、前記各配線１４を含む表面部に所
期通りの保護絶縁膜２０を被覆させたチップ１を形成さ
せるのであり、かっこきでも、特に図示してはいないが
、従来例方法の場合と全く同様に、その後、このチップ
ｌに対して、所定の処理を施した上で、これをリードフ
レームのグイパッド部に載置固定させると共に、同チッ
プｌの各電極と各リード部とをそれぞれボンディングワ
イヤにより接続させ、かつ各リード部の所要部を含み、
これらを樹脂封止材により樹脂封止して半導体装置を構
成させるのである。Subsequently, the same process is repeated to form the fifth layer of P.
-TEOSII 18c, the sixth layer Th-TEOS film 19c, and the seventh layer P-TEO3 film 18d are deposited in sequence to form the protective insulating film 20 (FIG. 1(f)).
), in this way, the chip 1 whose surface portion including each of the wirings 14 is coated with the desired protective insulating film 20 is formed. In exactly the same way as in the method, this chip l is then subjected to a prescribed process, and then placed and fixed on the lead frame's guide pad part, and each electrode and each lead part of the chip l is attached. are connected to each other by bonding wires, and includes the required parts of each lead part,
These are resin-sealed with a resin sealant to construct a semiconductor device.
従って、前記のようにして製造されるこの実施例構成の
チップｌでは、各配線１４を含む表面部の全体に対して
、ステップカバレッジは十分でないがクラック耐性に優
れた「有機シランと酸素を主成分とするガスを用いてプ
ラズマＣＶＤ法で堆積させたシリコン酸化膜ｊ、つまり
、この場合は、Ｐ−ＴＥＯＳｌｉ １８ａないし１８ｄ
と、また、ステップカバレッジは優れているがクラック
耐性に乏しい「有機シランとオゾンを主成分とするガス
を用いて熱ＣＶＤ法で堆積させたシリコン酸化膜」、つ
まり、この場合は、Ｔｈ−ＴＥＯ５膜１９ａないし１９
ｃとを、それぞれに２０００人を越えない程度の膜厚で
交互に繰り返して堆積させた保護絶縁膜２０により被覆
させたので、これらの各膜１８ａないし１８ｄ、 １９
ａないし１９ｃが有している膜特性、すなわち前者の各
１９１８ａないし１８ｄにおけるステップカバレッジは
十分でないがクラック耐性に優れた点と、後者の各膜１
９ａないし１９ｃにおけるステップカバレッジは優れて
いるがクラック耐性に乏しい点とが、相互に補い合うこ
とになり、このチップｌの表面部における各配線１４で
の段差部を平坦性よく被覆できて、従来のような各配線
１４でのアルミスライド２３の発生が解消され、かつ同
時に、保護絶縁膜２０のクラック耐性を良好に改善でき
て、こ＼でも、従来のような保護絶縁膜２におけるクラ
ック１７ａ、 １７ｂおよび２２の発生を防止し得るの
である。Therefore, in the chip l having the structure of this embodiment manufactured as described above, the step coverage is not sufficient for the entire surface area including each wiring 14, but "organosilane and oxygen are mainly used" which has excellent crack resistance. A silicon oxide film j deposited by a plasma CVD method using a gas as a component, that is, in this case, P-TEOSli 18a to 18d
In addition, "silicon oxide film deposited by thermal CVD method using a gas mainly composed of organic silane and ozone" which has excellent step coverage but poor crack resistance, that is, in this case, Th-TEO5 Membranes 19a to 19
c are each coated with a protective insulating film 20 deposited alternately and repeatedly to a thickness not exceeding 2,000 layers, so that each of these films 18a to 18d, 19
The film characteristics possessed by films 1918a to 19c, that is, the step coverage in each of films 1918a to 1918d of the former is not sufficient but are excellent in crack resistance, and the film characteristics of each film 1918a to 1918d of the latter are
The excellent step coverage in 9a to 19c but poor crack resistance compensate for each other, and the stepped portions of each wiring 14 on the surface of this chip l can be covered with good flatness, making it possible to This eliminates the occurrence of aluminum slides 23 in each wiring 14, and at the same time, satisfactorily improves the crack resistance of the protective insulating film 20; and 22 can be prevented from occurring.
なお、前記実施例においては、有機シランの一例として
、ＴＥＯＳ ［テトラエトキシ・シラン１を用いる場合
について述べたが、他の有機シラン、例えば、Ｓｉ （
ＯｉＣａＨｔ） ４ ［テトライソプロポキシ・シラン
］とか、Ｓｉ （ＯＣＨａｌ ４［テトラメトキシ・シ
ラン］とか、（ｔｃ４Ｈｅｏ□ｌ Ｓｉ ｆｏＯｃｃＨ
ｚ） ｚ ［ＤＡＤＢＳ、ジターシャリブトキシアセト
キシ・シラン］などを用いても、同様な作用、効果が得
られる。In addition, in the above embodiment, the case where TEOS [tetraethoxy silane 1] was used as an example of the organic silane was described, but other organic silanes, such as Si (
OiCaHt) 4 [tetraisopropoxy silane], Si (OCHal 4 [tetramethoxy silane], (tc4Heo□l Si foOccH
z) z Similar actions and effects can be obtained by using z [DADBS, ditertiarybutoxyacetoxysilane] or the like.
また、前記実施例においては、保護絶縁膜２ｏの最下層
と最上層とが、それぞれに「有機シラン＋酸素系・プラ
ズマＣＶＤ・シリコン酸化膜ｊ、つまり、Ｐ−ＴＥＯＳ
膜である場合について述べたが、この発明の意図すると
ころは、この保護絶縁膜２０として、「有機シラン＋酸
素系・プラズマＣＶＤ・シリコン酸化膜ｊと、「有機シ
ラン＋オゾン系・熱ＣＶＤ・シリコン酸化膜」、つまり
、Ｔｈ−ＴＥＯＳ膜とを交互に堆積させることであるの
で、これらの最下層と最上層との何れか一方、あるいは
双方が、ｒ有機シラン＋オゾン系・熱ＣＶＤ・シリコン
酸化膜ｊ、つまり、Ｔｈ−ＴＥＯＳ膜であっても差し支
えはない。Further, in the above embodiment, the lowermost layer and the uppermost layer of the protective insulating film 2o are each made of "organosilane+oxygen-based plasma CVD silicon oxide film, that is, P-TEOS".
Although the protective insulating film 20 has been described above, it is intended that the protective insulating film 20 be made of organic silane + oxygen-based plasma CVD silicon oxide film and organic silane + ozone-based thermal CVD film. Since the method is to deposit "silicon oxide films", that is, Th-TEOS films, alternately, either or both of the bottom layer and the top layer are formed by organic silane + ozone, thermal CVD, and silicon. There is no problem even if it is an oxide film j, that is, a Th-TEOS film.
また、前記実施例においては、Ｐ−ＴＥＯＳ膜とＴｈ−
ＴＥＯＳ膜とを交互に堆積させることによって、保護絶
縁膜２０の全体を形成させる場合について述べたが、さ
らに、耐湿性・モールドでの硬化時における内部応力に
対する機械的強度をより一層、向上させるために、この
保護絶縁１Ｉｉ２０と他の保護絶縁膜９例えば、「シラ
ン（ＳｉＨ，）とアンモニアｆＮ）１．）を主成分とす
るガスを用いてプラズマＣＶＤ法で堆積させた膜Ｊとを
組み合わせた場合にも、同様な作用、効果が得られる。Furthermore, in the above embodiment, the P-TEOS film and the Th-
The case has been described in which the entire protective insulating film 20 is formed by alternately depositing TEOS films, but in order to further improve moisture resistance and mechanical strength against internal stress during curing in a mold. This protective insulating film 1Ii20 is combined with another protective insulating film 9, for example, a film J deposited by plasma CVD using a gas containing silane (SiH, ) and ammonia fN)1.) as main components. Similar effects and effects can be obtained in other cases as well.
また、前記実施例においては、有機シランと酸素、ある
いはオゾンのみによるガスを用いることにより保護絶縁
膜２０を形成させる場合について述べたが、さらに、膜
自体のクラック耐性をより一層、向上させる目的で、リ
ン（Ｐ）とかボロン（Ｂ１などの不純物をシリコン酸化
膜中にドーピングさせる手段として、この有機シランと
酸素、あるいはオゾンのみによるガスに対し、Ｐ（ＯＣ
Ｊｓｌｓ ［ＴＭＰ、トリメチルフォスフォラス］とか
、Ｂ （ＯＣＪｓ） ｓ［ＴＭＢ、 ）リンチルボロン
〕などを添加させても、同様な作用、効果が得られる。Further, in the above embodiment, the protective insulating film 20 was formed using a gas consisting of only organic silane and oxygen, or ozone. As a means of doping impurities such as phosphorus (P) and boron (B1) into the silicon oxide film, P (OC
Similar actions and effects can be obtained by adding Jsls [TMP, trimethylphosphorus], B (OCJs)s [TMB, ) lynchylboron], etc.
さらに、前記実施例においては、各配線１４の材料がア
ルミニウムである場合について述べたが、これらの各配
線１４の材料としては、他の材料９例えば、タングステ
ン（Ｗ）、チタン（Ｔｉｌ、モリブデン（Ｍｏｌなとの
高融点金属とか、これらのシリサイド金属（ＷＳｉａ、
Ｔｉ５１ｇ、Ｍｏ５ｉ２）など、あるいは多結晶シリコ
ンであってもよ（、同様な作用、効果が得られる。Furthermore, in the embodiment described above, the material of each wiring 14 is aluminum, but the material of each wiring 14 may be other materials 9 such as tungsten (W), titanium (Til), molybdenum ( High melting point metals such as Mol, these silicide metals (WSia,
It may also be made of polycrystalline silicon (Ti51g, Mo5i2), etc. (similar actions and effects can be obtained).
〔発明の効果Ｊ
以上詳述したように、この発明によれば、半導体基板上
に所期通りの素子構成を形成させると共に、素子構成の
表面部を保護絶縁膜によって被覆させた半導体装置にお
いて、保護絶縁膜として、ステップカバレッジは十分で
ないがクラック耐性に優れた所定の膜厚による「有機シ
ランと酸素を主成分とするガスを用いてプラズマＣＶＤ
法で堆積させたシリコン酸化膜ｊと、ステップカバレッ
ジは優れているがクラック耐性に乏しい所定の膜厚によ
る「有機シランとオゾンを主成分とするガスを用いて熱
ＣＶＤ法で堆積させたシリコン酸化膜Ｊとを、交互に繰
り返し堆積させて膜構成したので、これらの各層におけ
るステップカバレッジは十分でないがクラック耐性に優
れた点と、ステップカバレッジは優れているがクラック
耐性に乏しい点、すなわち、換言すると、これらの各層
のもつ長所と短所とが相互に補い合うことになり、これ
によって、チップ表面部における各配線での段差部を平
坦性よく被覆できて、従来例構造におけるような各配線
でのアルミスライドの発生が完全に解消され、かつ同時
に併せて、保護絶縁膜のクラック耐性を良好に改善でき
て、こ＼でも、従来例構造におけるような保護絶縁膜で
のクラックの発生を効果的に防止し得るのであり、これ
らの結果、この種の半導体装置における耐湿性、ひいて
は、信頼性を格段に向上できるなどの優れた特長がある
。[Effects of the Invention J As detailed above, according to the present invention, in a semiconductor device in which a desired element structure is formed on a semiconductor substrate and the surface portion of the element structure is covered with a protective insulating film, As a protective insulating film, the step coverage is not sufficient, but the specified film thickness is excellent in crack resistance.
A silicon oxide film deposited by a thermal CVD method using a gas mainly composed of organic silane and ozone with a predetermined film thickness that has excellent step coverage but poor crack resistance. Since the film structure was made by repeatedly depositing the films J and J, the step coverage in each of these layers is not sufficient but the crack resistance is excellent, and the step coverage is excellent but the crack resistance is poor. In other words, Then, the advantages and disadvantages of each of these layers will compensate for each other, and as a result, the stepped portions of each wiring on the chip surface can be covered with good flatness, making it possible to cover each wiring with good flatness as in the conventional structure. The occurrence of aluminum sliding is completely eliminated, and at the same time, the crack resistance of the protective insulating film can be improved, which effectively prevents the occurrence of cracks in the protective insulating film as in the conventional structure. As a result, this type of semiconductor device has excellent features such as significantly improved moisture resistance and, by extension, reliability.
第１図はこの発明の一実施例を適用した半導体装置での
チップ構成の要部構造を模式的に示す断面図、第２図（
ａ）ないしけ）は同上実施例構成における保護絶縁膜の
主要な製造工程の概要を順次模式的に示すそれぞれに断
面図、第３図（ａ） 、 （ｂｌおよび第４図（ａｌ
、 （ｂ）は同上保護絶縁膜を構成する各層を所定の膜
厚以下に設定する理由を説明するためのそれぞれに要部
を拡大して示す断面図である。
また、第５図は従来例による半導体装置の概要構成を模
式的に示す断面図、第６図は同上第５図のＢ部に該当す
るチップ構成の要部構造を拡大して模式的に示す断面図
、第７図（ａ）ないしくｆｌは同上従来例による半導体
装置でのチップ構成の主要な製造工程の概要を順次模式
的に示すそれぞれに断面図、第８図は同上第６図のＡ部
に該当するチップ表面部での保護絶縁膜の要部構造を拡
大し・て模式的に示す断面図、第９図（ａｌおよび（ｂ
ｌは同上従来例による半導体装置での保護絶縁膜の問題
点を説明するための第５図に対応して示す断面図、およ
び同第９図（ａ）のＢ部に該当するチップ表面部での各
電極、保護絶縁膜の要部構造を拡大して模式的に示す断
面図である。
１・・・・各素子構成を形成した半導体チップ、３・・
・・リードフレーム、３ａ・・・・同グイパッド部、３
ｂ・・・・同リード部、４・・・・ボンディングワイヤ
、５・・・・樹脂封止材、６・・・・半導体基板、６ａ
・・・・同ドレイン、６ｂ・・・・同ソース、７・・・
・フィールド絶縁膜、８・・・・第１ゲート、９・・・
・シリコン酸化膜、１０・・・・第２ゲート、ｌｌａ、
ｌｌｂ・・・・層間絶縁膜、１２・・・・ポリシリコ
ン層、１３・・・・コンタクト孔、１４・・・・配線。
２０・・・・保護絶縁膜、１８ａないし１８ｄ・・・・
保護絶縁膜を構成する一方のＰ−ＴＥＯ３ｌｉ （有機
シランと酸素を主成分とするガスを用いてプラズマＣＶ
Ｄ法で堆積させたシリコン酸化膜） 、１９ａないし１
９ｃ・・・・同他方のＴｈ−ＴＥＯＳ膜（有機シランと
オゾンを主成分とするガスを用いて熱ＣＶＤ法で堆積さ
せたシリコン酸化膜）。FIG. 1 is a sectional view schematically showing the main structure of a chip in a semiconductor device to which an embodiment of the present invention is applied, and FIG.
3(a), (bl) and FIG.
, (b) is a sectional view showing an enlarged main part of each layer for explaining the reason why each layer constituting the protective insulating film is set to a predetermined thickness or less. Further, FIG. 5 is a cross-sectional view schematically showing the general structure of a conventional semiconductor device, and FIG. 6 is an enlarged view schematically showing the main structure of the chip structure corresponding to part B in FIG. 5. 7(a) to fl are sectional views sequentially schematically showing the outline of the main manufacturing steps of a chip structure in a semiconductor device according to the conventional example of the same as above, and FIG. 8 is a sectional view of FIG. 6 of the same as above. FIG. 9 is an enlarged cross-sectional view schematically showing the structure of the main part of the protective insulating film on the chip surface area corresponding to part A (al and (b).
1 is a cross-sectional view corresponding to FIG. 5 for explaining the problem of the protective insulating film in the conventional semiconductor device as above, and a chip surface area corresponding to part B in FIG. 9(a). FIG. 3 is an enlarged cross-sectional view schematically showing the main structure of each electrode and protective insulating film. 1... Semiconductor chip on which each element configuration was formed, 3...
...Lead frame, 3a...Gui pad part, 3
b... Lead part, 4... Bonding wire, 5... Resin sealing material, 6... Semiconductor substrate, 6a
...Same drain, 6b...Same source, 7...
・Field insulating film, 8...first gate, 9...
・Silicon oxide film, 10...second gate, lla,
llb...Interlayer insulating film, 12...Polysilicon layer, 13...Contact hole, 14...Wiring. 20...Protective insulating film, 18a to 18d...
One of the P-TEO3li constituting the protective insulating film (plasma CV using a gas containing organic silane and oxygen as main components)
silicon oxide film deposited by method D), 19a to 1
9c... Same other Th-TEOS film (silicon oxide film deposited by thermal CVD using a gas containing organic silane and ozone as main components).
Claims (1)
に、素子構成の表面部を保護絶縁膜によつて被覆させた
半導体装置において、前記保護絶縁膜として、所定の膜
厚による『有機シランと酸素を主成分とするガスを用い
てプラズマＣＶＤ法で堆積させたシリコン酸化膜』と、
所定の膜厚による『有機シランとオゾンを主成分とする
ガスを用いて熱ＣＶＤ法で堆積させたシリコン酸化膜』
とを、交互に繰り返して堆積させた膜構成を用いること
を特徴とする半導体装置。In a semiconductor device in which a desired element structure is formed on a semiconductor substrate and a surface portion of the element structure is covered with a protective insulating film, the protective insulating film is formed using organic silane and oxygen with a predetermined film thickness. A silicon oxide film deposited by plasma CVD using a gas whose main component is
"Silicon oxide film deposited by thermal CVD method using gas mainly composed of organic silane and ozone" with a specified film thickness
A semiconductor device characterized by using a film structure in which the following are alternately deposited.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27260589A JPH03133131A (en) | 1989-10-18 | 1989-10-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27260589A JPH03133131A (en) | 1989-10-18 | 1989-10-18 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03133131A true JPH03133131A (en) | 1991-06-06 |
Family
ID=17516258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27260589A Pending JPH03133131A (en) | 1989-10-18 | 1989-10-18 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03133131A (en) |
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