JPH0332034B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶装置を時計用集積回路と連動し
て動作させ、時計用汎用集積回路の所定の個所か
らのクロツクパルスを利用して得た時間的周期性
をメモリのタイミングパルスに利用することで書
き込み、読み出しのタイミングが正確に得られ、
指定した一定時間周期毎あるいは指定した時刻に
読み出し、書き込み動作が可能な半導体メモリを
実現することを目的とする。特に本発明の半導体
メモリはその目的から、例えば時計付メモ帳ある
いはスケジユール帳などに有用できその利用範囲
が広い。

第１図は、本発明の時計用集積回路と連動して
動作する半導体メモリの原理を説明するためのブ
ロツクダイアグラムである。

本発明の半導体メモリは、基本的には時計用集
積回路を構成する発振器１、分周器２、カウンタ
３及びそれらと連動して動作する記憶装置４とか
ら形成される。

分周器２に所要の発振周波数を供給する発振器
１は、たとえば32.768KHzの水晶制御を行なうた
めのCMOSインバータ、バイアス設定用の高抵
抗素子および発振周波数安定用の抵抗素子を含む
ものから成る。

発振器１からの出力は、基本的には分周器２に
供給されるが、記憶装置４に直接供給される場合
もある。記憶装置４に供給される場合の説明は後
述する。

分周器２は、たとえば1/2分周器を15段シリー
ズに接続し、最終段の出力として１秒パルスを得
る。勿論、パルスを１分、１時間等として得たい
時は、シリーズ数を変え、1/3、1/5分周器等を組
み合わせればよい。

分周器２からの出力は、カウンタ３及び記憶装
置４に供給されるが、まず記憶装置４に供給され
る方から説明する。

記憶装置４は、機能的に発振器１、分周器２カ
ウンタ３のいずれかからの出力信号を得る信号入
力部及び記憶本体、周辺回路等を有している。勿
論、多段に構成された分周器の途中から記憶装置
に入力させてもよい。

記憶本体は、多数の記憶素子、行デコーダ、列
デコーダ等から成る。また周辺回路は、記憶本体
中の特定の記憶を選び出し、記憶本体が保持して
いる情報を読みとつたり、また予め決められた情
報を記憶本体中の定められた記憶素子に記憶を行
わせる部分で、これらの機能を満足させるべく構
成される。たとえば、記憶本体の構成に応じ、番
地分解回路、駆動選択回路、デイジツト駆動回
路、センス増幅回路などを配列することになる
が、記憶本体の機能並びに番地選択で採用する選
択方式によつてかなり違つたものとなる。

次に、分周器２からの出力をカウンタ３に供給
する方法について説明する。

カウンタ３には、秒カウンタ、分カウンタ、時
カウンタ、曜カウンタ、日カウンタ、月カウン
タ、年カウンタ等があり、これらカウンタは前述
した1/2分周器を基本にして構成される。

これらカウンタ中、所要のカウンタから、即ち
書き込み、読み出しのタイミングに応じたカウン
タから出力信号を記憶装置４中の信号入力部に
得、１クロツクの中で書き込み、読み出しを行わ
せる。

第２図は、本発明の半導体メモリの一具体例で
ある。

この具体例に示す半導体メモリは、第１図に示
したブロツクダイアグラムに沿つて形成してあ
る。

発振器１は、16384Hzの振動数を有する水晶発
振器である。

水晶発振器からの振動信号は、リード線５ａを
経て、分周器２に供給され、分周器２により2¹⁴
に分周され、１パルス／秒信号となる。

カウンタ３は、60進秒カウンタである。勿論カ
ウンタ３は、60進秒カウンタでなく、60進分カウ
ンタ、24進時カウンタ、７進曜カウンター、28、
29、30、31進日カウンタ12進月カウンタ、４進年
カウンタ等でも、又これらを組み合わせたもので
も構わない。これは、読み出し、書き込みのタイ
ミング時間により適宜定めればよく、設計的事項
にすぎない。

これらの時計用集積回路の出力信号（即ちクロ
ツクパルス）を記憶装置の入力信号（即ちタイミ
ングパルス）とすることで時間情報を得て、この
時間情報の周期性を読み出し、書き込みのタイミ
ングに利用することによつて読み出し、書き込み
を行なう。

カウンタ３からのパルス信号は、リード線５
ｃ，５ｄを経て、記憶装置４の信号入力部６及び
液晶、発光ダイオード等から成る表示装置７に供
給される。リード線５ｃは、分周器２の途中の段
から取り出すことも、もちろんできる。

ここに示す記憶装置４は、1024語×１ビツトの
容量を有するダイナミツク形MOS−RAMであ
る。このRAMは1024語が１チツプ内に納められ
ており、デコード機能も含まれているためアドレ
ス10ビツトで１語を指定できる。概略的構成は、
記憶素子８，９，１０，１１は各々16行×16列で
全体として32行×32列の構成である。また第１な
らびに第２の行デコーダ１２，１３と同じく第１
ならびに第２の列デコーダ１４，１５を有し、更
に記憶素子間にリフレツシユアンプ１６，１７が
設けられる。

なお図中１８は、ダイナミツク形MOS−RAM
において、サイクルの始め一定時間以上のパルス
幅を有するプリチヤージ信号を必要とするため、
その信号入力端子である。このプリチヤージ信号
により、記憶装置４内の電力のほとんどはこの期
間中に消費される。又図中１９は、増幅器であ
る。

プリチヤージ信号と一定時間範囲内で重なるよ
う、カウンタ３からのパルス信号が信号入力部６
に供給される。

情報の書き込み、読み出しは、パルス信号が信
号入力部６に供給されてる時間内に端子２０の接
地レベルを、それに接続された特定のトランジス
タのみをオンさせ、変えることによつて、特定の
記憶素子内に行う。

次にこの装置における書き込み、読み出しの一
例を説明する。

プリチヤージ信号があらかじめプリチヤージ信
号入力端子１８に入力される。次に記憶装置４に
プリチヤージ信号と一定時間範囲内で重なるパル
ス信号がカウンタ３からライン５Ｃを経て供給さ
れるとその供給される時間内に書き込み、読み出
し選択端子２０の接地レベルを、それに接続され
た特定のトランジスタのみをオンさせ、変えるこ
とによつて特定の記憶素子内に情報の書き込み、
読み出しが行なわれる。さらに、一組のアドレス
５ビツトから行デコーダ１２，１３によつて１つ
の行が指定され、その行上に存在する32個の記憶
素子のすべてから情報が読み出される。32個の情
報は列方向にリフレツシユアンプ１６，１７まで
伝わり、このリフレツシユアンプ１６，１７と増
幅器１９によつて増幅され指定された行上の記憶
素子８，９，１０，１１に再書き込みをすると同
時に列デコーダ１４，１５まで伝わる。列デコー
ダ１４，１５では32個の情報のうちの１つが持つ
１組のアドレス５ビツトで選ばれ出力としてチツ
プの外へ出る。１回の読み出しサイクルで１行の
上に存在する32個の記憶素子がリフレツシユされ
るため全番地1024個の記憶素子をリフレツシユす
るには32回の読出しサイクルが必要とされる。

以上記憶装置として、通常使用されているダイ
ナミツク形MOS−RAMを一例として説明した
が、本発明はこれに限られるものでなく、スタテ
イツク形でも、又たとえば、トランジスタに本願
発明者が特公昭52−6076号、特公昭52−17720号
等において提案した静電誘導トランジスタを適用
すれば、１ゲート当りの論理遅延時間と消費電力
の積がCMOSで0.1PJ／ゲートだつたものを一挙
に0.01PJ／ゲート以下にできる利点があり、又記
憶素子、リフレツシユアンプ、行デコーダ、列デ
コーダ等の数、組合せ等を変えたものでも良い。

カウンタ３からのパルス信号のもう一方は、リ
ード線５ｄを介し表示装置７に供給してもよい。
表示装置７は本発明においては必ずしも必要とし
ないが、これを設ければ時計としても併せ使用で
きる利点を生ずる。

なお、記憶装置４の信号入力部６へのパルス
が、発振器１の発振周波数でも良い場合には、発
振器１と信号入力部６とを直接接続しても構わな
い。

以上第２図の具体例につき説明したが、本発明
の半導体メモリは、この具体例に限られるもので
はない。

以上説明したように、本発明の半導体メモリ
は、時計用集積回路の所定の個所から得られるク
ロツクパルスを用いて、記憶装置の書き込み、読
み出しのタイミングをとり動作するもので、従来
のオシレータ等を使用したものに比し、手軽に入
手できる時計用集積回路をクロツクパルス発生源
として用い、書き込み、読み出しのタイミングが
正確かつ簡単にとれ、正確な時間的周期で、例え
ば１秒間隔、１分間隔でデータの読み出し、書き
込みができるという大きな利点を有する。

【図面の簡単な説明】

第１図は、本発明の原理を説明するためのブロ
ツクダイアグラム、第２図は、本発明の一具体例
である。

Claims (1)

1. 【特許請求の範囲】 １ 発振器と前記発振器に接続する分周器とカウ
   ンタとを有する時計用集積回路の出力信号を入力
   信号とすることで時間情報を得て前記時計用集積
   回路と連動して動作する記憶装置を具備し、前記
   時計用集積回路の出力信号から得た時間的周期性
   を前記記憶装置のタイミングパルスに利用するこ
   とによつて指定した一定時間周期毎あるいは指定
   した時刻に読み出し書き込み動作が可能であるこ
   とを特徴とする半導体メモリ。 ２ 前記発振器の出力信号を前記記憶装置の入力
   信号としたことを特徴とする前記特許請求の範囲
   第１項記載の半導体メモリ。 ３ 前記分周器の最終段もしくは途中よりの出力
   信号を前記記憶装置の入力信号としたことを特徴
   とする前記特許請求の範囲第１項記載の半導体メ
   モリ。 ４ 前記カウンタの出力信号を前記記憶装置の入
   力信号としたことを特徴とする前記特許請求の範
   囲第１項記載の半導体メモリ。