JPH0329408A - 双安定回路 - Google Patents
双安定回路Info
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- JPH0329408A JPH0329408A JP1163254A JP16325489A JPH0329408A JP H0329408 A JPH0329408 A JP H0329408A JP 1163254 A JP1163254 A JP 1163254A JP 16325489 A JP16325489 A JP 16325489A JP H0329408 A JPH0329408 A JP H0329408A
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- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 244000047478 Afzelia bijuga Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(概要)
2つある安定状態のうち電源投入時の安定状態を設定で
きる双安定回路に関し、 電源電圧が変動してもスレッショルドレベルを安定にす
ることを目的とし、 エミツタが共通の定電流源に接続された第1及び第2の
トランジスタと、該第1のトランジスタのベースに接続
された入力端子と、該第1のトランジスタのコレクタと
電源端子との間に接続され、該第1のトランジスタのコ
レクタ電流と略等しいMFlaを出力するカレントミラ
ー回路と、該カレントミラー回路の出力電流に応じた電
圧を発生し、該電圧で該第1のトランジスタをベースバ
イアスする電圧降下手段と、該第2のトランジスタのベ
ースに接続された基準電圧源とを有し、前記入力端子の
八力信弓の論理レベルに応じて前記第1及び第2のトラ
ンジスタの少なくとも一方のコレクタ側より出力を取り
出すよう構成する。
きる双安定回路に関し、 電源電圧が変動してもスレッショルドレベルを安定にす
ることを目的とし、 エミツタが共通の定電流源に接続された第1及び第2の
トランジスタと、該第1のトランジスタのベースに接続
された入力端子と、該第1のトランジスタのコレクタと
電源端子との間に接続され、該第1のトランジスタのコ
レクタ電流と略等しいMFlaを出力するカレントミラ
ー回路と、該カレントミラー回路の出力電流に応じた電
圧を発生し、該電圧で該第1のトランジスタをベースバ
イアスする電圧降下手段と、該第2のトランジスタのベ
ースに接続された基準電圧源とを有し、前記入力端子の
八力信弓の論理レベルに応じて前記第1及び第2のトラ
ンジスタの少なくとも一方のコレクタ側より出力を取り
出すよう構成する。
(産業上の利用分野)
本発明は双安定回路に係り、特に2つある安定状態のう
ち電源投入時の安定状態を設定できる双安定回路に関す
る。
ち電源投入時の安定状態を設定できる双安定回路に関す
る。
双安定回路《双安定マルチバイブレータ〉は、安定状態
が2つあるが、一般に電源投入時はそのどちら側の安定
状態になるか不定である。そこで、電源投入時に2つあ
る安定状態のうち予め定めた方の安定状態にする初期状
態の設定が行なわれるが、電源投入後の電源電圧の変動
に対しても所定の安定状態が得られるようにする必要が
ある。
が2つあるが、一般に電源投入時はそのどちら側の安定
状態になるか不定である。そこで、電源投入時に2つあ
る安定状態のうち予め定めた方の安定状態にする初期状
態の設定が行なわれるが、電源投入後の電源電圧の変動
に対しても所定の安定状態が得られるようにする必要が
ある。
第6図は従来の双安定回路の一例の回路図を示す。同図
中、Qa及びQbは各々NPNトランジスタで、各々エ
ミッタが接地され、また各々のトランジスタのベースが
他方のトランジスタのコレクタに接綺されている。また
、Ra ,RcはトランジスタQa ,Qbのコレクタ
抵抗、Rd , RbはトランジスタQa ,Qbのベ
ースと接地間に接続された抵抗である。
中、Qa及びQbは各々NPNトランジスタで、各々エ
ミッタが接地され、また各々のトランジスタのベースが
他方のトランジスタのコレクタに接綺されている。また
、Ra ,RcはトランジスタQa ,Qbのコレクタ
抵抗、Rd , RbはトランジスタQa ,Qbのベ
ースと接地間に接続された抵抗である。
この双安定回路において、電源電圧Vccが正常に印加
されており、またトランジスタQaがオン,トランジス
タQbがオフであるものとする。この第1の安定状態に
おいて、トランジスタQaの」レクタに端子21を介し
て正のハイレベルの信号が入力されると、トランジスタ
Qbのベース電位が上昇し、Qbのコレクタ電流の増加
によってQbのコレクタ電佇が低下し、これによりトラ
ンジスタQaのベース電位が低下し、よってQaのコレ
クタ電位が上青するという一連の正帰還動作により、瞬
時にトランジスタQaがオノ.トランジスタQbがオン
となる。この状態は端子21への信号入力がなくなった
後も保持され、第2の安定状態となっており、このとき
喘子22にはローレベルの電圧が出力される。
されており、またトランジスタQaがオン,トランジス
タQbがオフであるものとする。この第1の安定状態に
おいて、トランジスタQaの」レクタに端子21を介し
て正のハイレベルの信号が入力されると、トランジスタ
Qbのベース電位が上昇し、Qbのコレクタ電流の増加
によってQbのコレクタ電佇が低下し、これによりトラ
ンジスタQaのベース電位が低下し、よってQaのコレ
クタ電位が上青するという一連の正帰還動作により、瞬
時にトランジスタQaがオノ.トランジスタQbがオン
となる。この状態は端子21への信号入力がなくなった
後も保持され、第2の安定状態となっており、このとき
喘子22にはローレベルの電圧が出力される。
また、上記の第2の安定状態において、端子22に例え
ば負の電圧を印加したときは、上記と逆の正帰還動作に
より、瞬時にトランジスタQaがオン,トランジスタQ
bがオフに切替わる。この状態は端子21の入力信弓が
その後無くなっても保持され、第1の安定状態であり、
このとき端子22にはハイレベルの電圧が出力される。
ば負の電圧を印加したときは、上記と逆の正帰還動作に
より、瞬時にトランジスタQaがオン,トランジスタQ
bがオフに切替わる。この状態は端子21の入力信弓が
その後無くなっても保持され、第1の安定状態であり、
このとき端子22にはハイレベルの電圧が出力される。
この双安定回路において、電源投入時に上記第1及び第
2の安定状態のうち予め定めた一方の安定状態に設定す
る場合、従来は紙抗RaとRbによる第1の抵抗分圧比
と、抵抗RCとRdによる第2の抵抗分圧比とを異なら
せ、オンとすべぎトランジスタのベース電位が高くなる
ように設定している。
2の安定状態のうち予め定めた一方の安定状態に設定す
る場合、従来は紙抗RaとRbによる第1の抵抗分圧比
と、抵抗RCとRdによる第2の抵抗分圧比とを異なら
せ、オンとすべぎトランジスタのベース電位が高くなる
ように設定している。
例えば、電源投入直後、上記の第1の安定状態に設定す
る場合は、電源電圧VCCを抵抗RC及びびRdよりな
る回路で分圧した電圧の方が、′PI源雷圧Vccを低
抗Ra及びRbよりなる回路で分圧した電圧よりも高く
なるように、上記第1及び第2の抵抗分圧比を設定する
。
る場合は、電源電圧VCCを抵抗RC及びびRdよりな
る回路で分圧した電圧の方が、′PI源雷圧Vccを低
抗Ra及びRbよりなる回路で分圧した電圧よりも高く
なるように、上記第1及び第2の抵抗分圧比を設定する
。
しかるに、電源投入後、所定の電源電圧Vccが印加さ
れている通常の使用時にJ3いて、例えば電話機用通話
回路のように、電源電圧Vccが交換機側から送られ、
その電圧値が交換機からの距離(電話回線の長さ)等の
使用環境によって大きく変動する回路に上記の双安定回
路を使用した場合は、電1effi圧VCCの変動に応
じて論理のスレッショルドレベルが変化してしまい、意
図した所定の動作が行なえず、他の回路とのインタ゛ノ
I−スが正常にできないという問題があった。
れている通常の使用時にJ3いて、例えば電話機用通話
回路のように、電源電圧Vccが交換機側から送られ、
その電圧値が交換機からの距離(電話回線の長さ)等の
使用環境によって大きく変動する回路に上記の双安定回
路を使用した場合は、電1effi圧VCCの変動に応
じて論理のスレッショルドレベルが変化してしまい、意
図した所定の動作が行なえず、他の回路とのインタ゛ノ
I−スが正常にできないという問題があった。
本発明は上記の点に鑑みてなされたもので、電ai電圧
が変動してもスレッショルドレベルを安定にすることが
できる双安定回路を提供することを目的とする。
が変動してもスレッショルドレベルを安定にすることが
できる双安定回路を提供することを目的とする。
〔課題を解決するためのf段〕
第1図は本発明の原理構成図を示す。同図中、Q1及び
Q2は第1及び第2のトランジスタで、各エミッタが定
電流#i12に共通に接続されている。11は入力端子
で、トランジスタQ1のべ一スに接続されている。
Q2は第1及び第2のトランジスタで、各エミッタが定
電流#i12に共通に接続されている。11は入力端子
で、トランジスタQ1のべ一スに接続されている。
また、トランジスタQ1のコレクタ側に接続されている
トランジスタQ3はトランジスタQ4と共にカレントミ
ラー回路13を構成している。
トランジスタQ3はトランジスタQ4と共にカレントミ
ラー回路13を構成している。
14は電圧降下手段で、カレントミラー回路13の出力
IPilに応じた電圧を発生し、その電圧で第1のトラ
ンジスタQ1をベースバイアスする。
IPilに応じた電圧を発生し、その電圧で第1のトラ
ンジスタQ1をベースバイアスする。
更に、15は基準M圧源で、第2のトランジスタQ2の
ベースに接続されている。16は出力端子で、第2のト
ランジスタQ2のコレクタ側に接続されている。
ベースに接続されている。16は出力端子で、第2のト
ランジスタQ2のコレクタ側に接続されている。
なお、第1図では便宜上、出力端子はトランジスタQ2
のコレクタに接続しているが、出力端子は第1のトラン
ジスタQ1のコレクタ側に接続してもよい。また、本発
明はトランジスタQ1及びQ2はPNP型とし、トラン
ジスタQ3及びQ4はNPN型とし、かつ、電源Vcc
とGNDを反転させた構成も包含することは勿論である
。
のコレクタに接続しているが、出力端子は第1のトラン
ジスタQ1のコレクタ側に接続してもよい。また、本発
明はトランジスタQ1及びQ2はPNP型とし、トラン
ジスタQ3及びQ4はNPN型とし、かつ、電源Vcc
とGNDを反転させた構成も包含することは勿論である
。
(作用)
本発明では第1図に示す如く、トランジスタQ1及びQ
2のうちトランジスタQ2だけが基準電圧源15からの
基準電圧によってベースバイアスされている。従って、
電源投入時には電ll!電圧Vccと共に基準電圧vR
EFも所定レベルにまで立上がり、トランジスタQ2を
オンとし、かつ、トランジスタQ1をオフとする。従っ
て、電源投入直後の初朗状態はトランジスタQ1がオノ
,トランジスタQ2がオンの第1の安定状態に設定され
る., 次に入力端子11に電圧vINが人力され、その大きさ
が基準電圧vR,Fに向って上昇すると、トランジスタ
Q1にコレクタ電流が流れ始め、かつ、その値も上冒し
始める。一方、トランジスタQ1のコレクタ側に接続さ
れているカレントミラー回路13を構成しているトラン
ジスタQ3及びQ4によりトランジスタQ4のコレクタ
電流l。4はトランジスタQ3のコレクタ電流、すなわ
ち前記コレクタ電流’clと略等しい電流が流れる。
2のうちトランジスタQ2だけが基準電圧源15からの
基準電圧によってベースバイアスされている。従って、
電源投入時には電ll!電圧Vccと共に基準電圧vR
EFも所定レベルにまで立上がり、トランジスタQ2を
オンとし、かつ、トランジスタQ1をオフとする。従っ
て、電源投入直後の初朗状態はトランジスタQ1がオノ
,トランジスタQ2がオンの第1の安定状態に設定され
る., 次に入力端子11に電圧vINが人力され、その大きさ
が基準電圧vR,Fに向って上昇すると、トランジスタ
Q1にコレクタ電流が流れ始め、かつ、その値も上冒し
始める。一方、トランジスタQ1のコレクタ側に接続さ
れているカレントミラー回路13を構成しているトラン
ジスタQ3及びQ4によりトランジスタQ4のコレクタ
電流l。4はトランジスタQ3のコレクタ電流、すなわ
ち前記コレクタ電流’clと略等しい電流が流れる。
このコレクタ電流1c4(=Icl)は電圧降下手段1
4に供給される。電圧降下千段14は抵抗又はダイオー
ドであり、入力電流1c4に応じた電圧を発生し、その
発/+電圧でトランジスタQ1をベースバイアスする。
4に供給される。電圧降下千段14は抵抗又はダイオー
ドであり、入力電流1c4に応じた電圧を発生し、その
発/+電圧でトランジスタQ1をベースバイアスする。
従って、トランジスタQ+のベース入力電圧v1一上昇
し、それに伴ってコレクタ電流I,1.Ic4が上昇す
ると、電圧降下手段14の発生電圧も上Hし、トランジ
スタQIのベース電位を更に上昇させるように正帰還動
作が行なわれる。
し、それに伴ってコレクタ電流I,1.Ic4が上昇す
ると、電圧降下手段14の発生電圧も上Hし、トランジ
スタQIのベース電位を更に上昇させるように正帰還動
作が行なわれる。
また、トランジスタQ1及びQ2の1ミツタには定電i
ffl?Iii12が接続され、トランジスタQ1及び
Q2の両エミツタ電流の和が定電21!t 1 oとな
るように構成されているので、上記コレクタ電流’cl
の上昇に伴ってトランジスタQ1のエミツタ電流も上昇
するから、トランジスタQ2のコレク夕電流は減少する
ように動作する。そして、更に入力電圧VINを高くし
ていき電圧降下f段14で発生する電圧がVREFを越
えると、トランジスタQ1がオン.トランジスタQ2が
オフとなる。その後、入力端子が開放状態になっても、
トランジスタQ1がオン.トランジスタQ2がオノの状
態は自己保持される。
ffl?Iii12が接続され、トランジスタQ1及び
Q2の両エミツタ電流の和が定電21!t 1 oとな
るように構成されているので、上記コレクタ電流’cl
の上昇に伴ってトランジスタQ1のエミツタ電流も上昇
するから、トランジスタQ2のコレク夕電流は減少する
ように動作する。そして、更に入力電圧VINを高くし
ていき電圧降下f段14で発生する電圧がVREFを越
えると、トランジスタQ1がオン.トランジスタQ2が
オフとなる。その後、入力端子が開放状態になっても、
トランジスタQ1がオン.トランジスタQ2がオノの状
態は自己保持される。
従って、上記の入力電圧VINが所定値以上のときには
、前記したトランジスタQ+がオフ.トランジスタQ2
がオンの第1の安定状態から、上記のトランジスタQ+
がオン.トランジスタ02力蒐オフの第2の安定状態に
反転する。
、前記したトランジスタQ+がオフ.トランジスタQ2
がオンの第1の安定状態から、上記のトランジスタQ+
がオン.トランジスタ02力蒐オフの第2の安定状態に
反転する。
また、第2の安定状態にある本発明回路の入力電圧■I
Nを低下させると、トランジスタQ1の」レクタ電流I
c1が減少し、それによってトランジスタQ4のコレク
タ′Fi流’c4が減少し、電圧降下手段14によるト
ランジスタQ1のベースバイアス電圧も減少する。そし
て、トランジスタQ1のベース電位が基準電圧vREF
より低くなるような入力電圧VINが入力されると、ト
ランジスタQ1がオフとなり、かつ、トランジスタQ2
がオンとなる(すなわち、第1の安定状態に再び反転す
る)。
Nを低下させると、トランジスタQ1の」レクタ電流I
c1が減少し、それによってトランジスタQ4のコレク
タ′Fi流’c4が減少し、電圧降下手段14によるト
ランジスタQ1のベースバイアス電圧も減少する。そし
て、トランジスタQ1のベース電位が基準電圧vREF
より低くなるような入力電圧VINが入力されると、ト
ランジスタQ1がオフとなり、かつ、トランジスタQ2
がオンとなる(すなわち、第1の安定状態に再び反転す
る)。
このような動作原理の本発明の双安定回路において、出
力端子16にはトランジスタQ1及びQ2の各ベース人
力電圧の比較結果に基づく信号が得られ、そのスレッシ
]ルドレベルは基準電圧vflEFであり、電源電圧V
ccに依存しない。従って、電源電圧Vccが大きく変
動した場合、それに伴って基準電圧VREFも変動する
が、その変動は基準電ff:源15の定電圧回路構成に
より極めて僅かであるから、本発明では基準電圧VRE
Fで定まるスレッショルドレベルを安定させることがで
きる。
力端子16にはトランジスタQ1及びQ2の各ベース人
力電圧の比較結果に基づく信号が得られ、そのスレッシ
]ルドレベルは基準電圧vflEFであり、電源電圧V
ccに依存しない。従って、電源電圧Vccが大きく変
動した場合、それに伴って基準電圧VREFも変動する
が、その変動は基準電ff:源15の定電圧回路構成に
より極めて僅かであるから、本発明では基準電圧VRE
Fで定まるスレッショルドレベルを安定させることがで
きる。
第2図は本発明の第1実施例の回路図を示す。
同図中、第1図と同一構成部分には同一符号を付してあ
る。第2図において、トランジスタQ1のベースと接地
(GND)間には、抵抗R+及びNPNトランジスタQ
5のコレクタ・エミツタが接続されており、これらは電
圧降下手段14を構成している。
る。第2図において、トランジスタQ1のベースと接地
(GND)間には、抵抗R+及びNPNトランジスタQ
5のコレクタ・エミツタが接続されており、これらは電
圧降下手段14を構成している。
また、トランジスタQ+及びQ2の両エミッタはNPN
トランジスタQ7のコレクタに接続されており、トラン
ジスタQ2のベースは抵抗R2を介してNPNトランジ
スタQ6のベースとコレクタに夫々接続されている。ト
ランジスタQ6及びQ7の両ベースは夫々接続され、ま
たそれらのエミッタも共に接地されており、これらはカ
レントミラー回路を構或し、また抵抗R2と共に前記定
電流源12を構成している。
トランジスタQ7のコレクタに接続されており、トラン
ジスタQ2のベースは抵抗R2を介してNPNトランジ
スタQ6のベースとコレクタに夫々接続されている。ト
ランジスタQ6及びQ7の両ベースは夫々接続され、ま
たそれらのエミッタも共に接地されており、これらはカ
レントミラー回路を構或し、また抵抗R2と共に前記定
電流源12を構成している。
また、トランジスタQ2のコレクタは負荷抵抗R3を介
して電源電圧VCCに接続される・一方、NPNトラン
ジスタQ8のベースに接続されている。
して電源電圧VCCに接続される・一方、NPNトラン
ジスタQ8のベースに接続されている。
このトランジスタQ8のエミッタは抵抗R4を介して接
地されると共に、出力端子16aに接続されている。す
なわち、トランジスタQ8はエミッタフォロアを構成し
ている。
地されると共に、出力端子16aに接続されている。す
なわち、トランジスタQ8はエミッタフォロアを構成し
ている。
なお、基t1!電圧源15はバンド・ギャップ・リファ
レンス(BGR)などで構成されている。
レンス(BGR)などで構成されている。
次に本実施例の動作について説明するに、まず電源を投
入すると、電源電圧VCC及び基準電圧VR[Fが所定
電圧に立上がる。これにより、定電流回路12内のトラ
ンジスタQ6のコレクタ電流は(VR[F VBE)
/R2 トな6から、トランシスタQ7にもトランジ
スタQ6のコレクタ電流と同じ値のコレクタ電流がIc
7が流れる《ただし、上記のVB[はトランジスタQs
.Qyのベース・エミッタ閤電圧)。
入すると、電源電圧VCC及び基準電圧VR[Fが所定
電圧に立上がる。これにより、定電流回路12内のトラ
ンジスタQ6のコレクタ電流は(VR[F VBE)
/R2 トな6から、トランシスタQ7にもトランジ
スタQ6のコレクタ電流と同じ値のコレクタ電流がIc
7が流れる《ただし、上記のVB[はトランジスタQs
.Qyのベース・エミッタ閤電圧)。
また、このときは、まだ入力端子11には入力電圧が入
力されていないから、トランジスタQ+がオフ,トラン
ジスタQ2がオンの第1の安定状態となり、出力端子1
6aにはローレベルの電圧■1が取り出される。このロ
ーレベルの出力電圧値■LはトランジスタQ8のベース
・エミツタ問電圧もvBEとし、またトランジスタQ2
がオンのときのコレクタ電流IC2が’c7と略等しい
とみなせるので、 V1 =Vcc − 1(2・R3 VBE4Vc
c I (7・R3 VBF−Vcc − (R3
/R2 ) ・VREF +( (R3 −Rz )
/R2 ) ・VB[となる。
力されていないから、トランジスタQ+がオフ,トラン
ジスタQ2がオンの第1の安定状態となり、出力端子1
6aにはローレベルの電圧■1が取り出される。このロ
ーレベルの出力電圧値■LはトランジスタQ8のベース
・エミツタ問電圧もvBEとし、またトランジスタQ2
がオンのときのコレクタ電流IC2が’c7と略等しい
とみなせるので、 V1 =Vcc − 1(2・R3 VBE4Vc
c I (7・R3 VBF−Vcc − (R3
/R2 ) ・VREF +( (R3 −Rz )
/R2 ) ・VB[となる。
このように、電源投入後は本実施例は必ず第1の安定状
態に設定ざれる。
態に設定ざれる。
この第1の安定状態にある本実施例の入力端子11にV
REFに近い電圧が入力されると、第1図と共に説明し
たようにトランジスタQ1が動作し始め、トランジスタ
Q3 .Q4の各々にコレクタ電流が流れ始め、トラン
ジスタQ1のベース電位はベース・コレクタ間で知略さ
れている]〜ランジスタQsのベース・エミッタ間電圧
をVBEとすると、( 1 ・Rl +VBE) J
:−なる。
REFに近い電圧が入力されると、第1図と共に説明し
たようにトランジスタQ1が動作し始め、トランジスタ
Q3 .Q4の各々にコレクタ電流が流れ始め、トラン
ジスタQ1のベース電位はベース・コレクタ間で知略さ
れている]〜ランジスタQsのベース・エミッタ間電圧
をVBEとすると、( 1 ・Rl +VBE) J
:−なる。
C4
そして、上記の入力電圧が更に上昇して上記トンシスタ
Q I(F) へ. ス71位( IC4・Rl +V
8E)が基準電圧VREFを越えると、トランジスタQ
1がオンとなり、トランジスタQ2がオフの第2の安定
状態に反転する。この第2の安定状態になると、その後
入力端子が開放状態になっても、トランジスタQIがオ
ンlQ2がオ゛ノという状態は自己保持されるため、双
安定が実現できる。
Q I(F) へ. ス71位( IC4・Rl +V
8E)が基準電圧VREFを越えると、トランジスタQ
1がオンとなり、トランジスタQ2がオフの第2の安定
状態に反転する。この第2の安定状態になると、その後
入力端子が開放状態になっても、トランジスタQIがオ
ンlQ2がオ゛ノという状態は自己保持されるため、双
安定が実現できる。
この第2の安定状態のときは、トランジスタQ8のエミ
ツタより出力端子16aへ(VCC−vBE〉のハイレ
ベルの電圧が取り出される。
ツタより出力端子16aへ(VCC−vBE〉のハイレ
ベルの電圧が取り出される。
また、第2の安定状態にある本実施例回路に、トランジ
スタQ1のベース電位が基準電圧■、,,以下となるよ
うな低入力電圧を印加すると、トランジスタQ1がオフ
,トランジスタQ2がオンの第1の安定状態に反転する
。
スタQ1のベース電位が基準電圧■、,,以下となるよ
うな低入力電圧を印加すると、トランジスタQ1がオフ
,トランジスタQ2がオンの第1の安定状態に反転する
。
本実施例によれば、電源電圧VCCが大きく変動しても
、基tI!電圧VREFの変動は殆どないから、論理ス
レッショルドレベルを安定にすることができる。
、基tI!電圧VREFの変動は殆どないから、論理ス
レッショルドレベルを安定にすることができる。
第3図は本発明の第2実施例の回路図を示す。
同図中、第2図と同一構成部分には同一符号を付し、そ
の説明を省略する。第3図において、Q9はPNPトラ
ンジスタで、そのベースがトランジスタQ3及びQ4の
両ベースに夫々接続され、またそのコレクタが抵抗R4
と出力端子16bの接続点に接続され、更にそのエミツ
タが電i11ffi圧VCCに接続されている。
の説明を省略する。第3図において、Q9はPNPトラ
ンジスタで、そのベースがトランジスタQ3及びQ4の
両ベースに夫々接続され、またそのコレクタが抵抗R4
と出力端子16bの接続点に接続され、更にそのエミツ
タが電i11ffi圧VCCに接続されている。
第3図に示す実m例において、トランジスタQ9はトラ
ンジスタQ3及びQ4と共にカレントミラー回路を構成
しているため、!一ランジスタQ9のコレクタ電流はト
ランジスタQ1のコレクタ電流1c1と略等しくなる。
ンジスタQ3及びQ4と共にカレントミラー回路を構成
しているため、!一ランジスタQ9のコレクタ電流はト
ランジスタQ1のコレクタ電流1c1と略等しくなる。
従って、トランジスタQ1がオフ,トランジスタQ2が
オンの第1の安定状態のとぎにはトランジスタQ9には
電流は流れないから、出力喘子16bにはローレベル(
GNDレベル〉の電圧が出力される。一方、トランジス
タQ1がオン.トランジスタQ2がオフの第2の安定状
態のときにはトランジスタQ9にはトランジスタQ1の
」レクタ電流1clと略等しい電流が流れるから、出力
端子16bにはI,1・R4で表わされるハイレベルの
電圧が取り出される。
オンの第1の安定状態のとぎにはトランジスタQ9には
電流は流れないから、出力喘子16bにはローレベル(
GNDレベル〉の電圧が出力される。一方、トランジス
タQ1がオン.トランジスタQ2がオフの第2の安定状
態のときにはトランジスタQ9にはトランジスタQ1の
」レクタ電流1clと略等しい電流が流れるから、出力
端子16bにはI,1・R4で表わされるハイレベルの
電圧が取り出される。
本実施例は第1実施例に比べ出力電圧も、Vccに殆ん
ど依存しなくなる。
ど依存しなくなる。
次に、本発明の第3実施例について第4図と共に説明す
る。同図中、第2図と同一構成部分には同一符号を付し
、その説明を省略する。第4図において、NPNトラン
ジスタQ1oはそのベースがトランジスタQ5のベース
とコレクタに夫々接続され、そのコレクタがトランジス
タQ2のベースに接続され、またそのエミッタがGND
端子に接続されており、トランジスタQ5と共にカレン
トミラー回路を構成している。
る。同図中、第2図と同一構成部分には同一符号を付し
、その説明を省略する。第4図において、NPNトラン
ジスタQ1oはそのベースがトランジスタQ5のベース
とコレクタに夫々接続され、そのコレクタがトランジス
タQ2のベースに接続され、またそのエミッタがGND
端子に接続されており、トランジスタQ5と共にカレン
トミラー回路を構成している。
また、Rsは紙抗で、トランジスタQ2のベースと基準
電圧源15との間に接続されている。
電圧源15との間に接続されている。
この第3実施例にJ3いて、トランジスタQ1がオフ,
トランジスタQ2がオンの第1の安定状態にある何路の
入力端子11に所定値以十の入力電圧が入力されるとト
ランジスタQ1がオン.トランジスタQ2がオフの第2
の安定状態に反転すると共に、トランジスタQ5にトラ
ンジスタQ1のコレクタ電流に略等しい電流が流れ、こ
れによりトランジスタQ1●にもトランジスタQ1のコ
レクタ電流に略等しい電流が流れる。従って、トランジ
スタQ2のベース入力基準電圧は、前記第1の安定状態
のとき(このときはQS.QlOはオノである)のVR
EFに対し第2の安定状態のときは抵抗Rsとトランジ
スタQ1のコレクタ電流の積に略等しい電圧分、VRE
Fよりも低下することとなる。
トランジスタQ2がオンの第1の安定状態にある何路の
入力端子11に所定値以十の入力電圧が入力されるとト
ランジスタQ1がオン.トランジスタQ2がオフの第2
の安定状態に反転すると共に、トランジスタQ5にトラ
ンジスタQ1のコレクタ電流に略等しい電流が流れ、こ
れによりトランジスタQ1●にもトランジスタQ1のコ
レクタ電流に略等しい電流が流れる。従って、トランジ
スタQ2のベース入力基準電圧は、前記第1の安定状態
のとき(このときはQS.QlOはオノである)のVR
EFに対し第2の安定状態のときは抵抗Rsとトランジ
スタQ1のコレクタ電流の積に略等しい電圧分、VRE
Fよりも低下することとなる。
すなわち、本実施例は第1の安定状態と第2の安定状態
とで基準電圧を異ならせ、ヒステリシス特性をもたせた
ものであり、入力電圧にノイズなどが重畳されていてス
レツシジルドレベル{=J近で入力電圧が変動する場合
などに出力電圧の安定化に好適である。
とで基準電圧を異ならせ、ヒステリシス特性をもたせた
ものであり、入力電圧にノイズなどが重畳されていてス
レツシジルドレベル{=J近で入力電圧が変動する場合
などに出力電圧の安定化に好適である。
次に本発明の第4実施例について第5図と共に説明する
。同図中、第2図と同一構成部分には同一符号を付し、
その説明を省略する。第5図において、Qn及びQ+t
は夫々PNPトランジスタで、ベースが互いに接続され
、エミッタが電源電圧VCCに共通に接続され、更にト
ランジスタQI1のべ−ス・コレクタ閤が短絡されてお
り、トランジスタQI+及びQ+tはカレントミラー回
路を構成している。
。同図中、第2図と同一構成部分には同一符号を付し、
その説明を省略する。第5図において、Qn及びQ+t
は夫々PNPトランジスタで、ベースが互いに接続され
、エミッタが電源電圧VCCに共通に接続され、更にト
ランジスタQI1のべ−ス・コレクタ閤が短絡されてお
り、トランジスタQI+及びQ+tはカレントミラー回
路を構成している。
トランジスタQnの」レクタはトランジスタQ2のコレ
クタに接続されているから、トランジスタQ2のコレク
タ@流に略等しい電流がトランジスタQl2に流れるこ
とになる。
クタに接続されているから、トランジスタQ2のコレク
タ@流に略等しい電流がトランジスタQl2に流れるこ
とになる。
また、QI3はNPNI−ランジスタで、そのベースが
トランジスタQ5のベース,コレクタに接続されてトラ
ンジスタQ5と共にカレントミラー回路を構成している
。トランジスタQI3のコレクタと前記トランジタQ+
2の」レクタとは夫々出力端子16Gに共通接続されて
いる。
トランジスタQ5のベース,コレクタに接続されてトラ
ンジスタQ5と共にカレントミラー回路を構成している
。トランジスタQI3のコレクタと前記トランジタQ+
2の」レクタとは夫々出力端子16Gに共通接続されて
いる。
更にR6は抵抗で、一端がトランジスタQ2のベース,
紙抗R2及び基準電圧源15の共通接続点に接続され、
他喘がトランジスタQl2及びQI3の両コレクタの接
続点に接続されている。
紙抗R2及び基準電圧源15の共通接続点に接続され、
他喘がトランジスタQl2及びQI3の両コレクタの接
続点に接続されている。
かかる構成の第4実施例@路において、トランジスタQ
1がオフ.トランジスタQ2がオンの第1の安定状態の
ときには、(vR,F−v8E)/R2で表わされる定
電流源12の定電流1 (− 1 c7’に略等しい電
流がトランジスタQyに流れる。一方、この第1の安定
状態のときはトランジスタQ1がA゛ノであり、トラン
ジスタQsには電流が流れないから、1一ランジスタQ
l3にも電流が流れず、トランジスタQI3はオノであ
る。
1がオフ.トランジスタQ2がオンの第1の安定状態の
ときには、(vR,F−v8E)/R2で表わされる定
電流源12の定電流1 (− 1 c7’に略等しい電
流がトランジスタQyに流れる。一方、この第1の安定
状態のときはトランジスタQ1がA゛ノであり、トラン
ジスタQsには電流が流れないから、1一ランジスタQ
l3にも電流が流れず、トランジスタQI3はオノであ
る。
従って、第1の安定状態のときは、トランジスタQI2
のコレクタ電流は抵抗R6(流れる。よって、第1の安
定状態のときの出力端子16Gへ出力される電圧は、大
略(VREF+I・Ra )で表わされるハイレベルと
なる。
のコレクタ電流は抵抗R6(流れる。よって、第1の安
定状態のときの出力端子16Gへ出力される電圧は、大
略(VREF+I・Ra )で表わされるハイレベルと
なる。
これに対し、トランジスタQ!がオン,トランジスタQ
2がオフの第2の安定状態のときはトランジスタQn及
びQl2には電流が流れず、トランジスタQsに前記定
電流1に略等しい電流が流れ、これにより基準電圧源1
5より低抗R6を介してトランジスタQl3方向へ定電
流1に略等しい電流が流れる。
2がオフの第2の安定状態のときはトランジスタQn及
びQl2には電流が流れず、トランジスタQsに前記定
電流1に略等しい電流が流れ、これにより基準電圧源1
5より低抗R6を介してトランジスタQl3方向へ定電
流1に略等しい電流が流れる。
従って、第2の安定状態のときの出力喘J’16Cへ出
力される電圧は大略(VR,F−t・Rs )で表わさ
れるローレベルとなる。すなわち、本実施例によれば、
出力のローレベル.ハイレベルの値を任意に設定でき、
又、Vccにも依存しなくなる.〔発明の効果〕 上述の如く、本発明によれば、電源投入時は2つある安
定状態のうち設定した一方の安定状態にすることができ
、またスレッショルドレベルを基準電圧源で決まる構成
としたため、電I12電圧の変動に対してもスレッショ
ルドレベルを略一定にでき、よって電話機用通話回路等
の電I1!電圧の変動が大きな回路に適用した場合でも
他の回路(マイクロコンビ1−夕等)との正常なインタ
フェースが常に可能となり、インタフェース性の向上に
寄与するところ大である等の特長を有するものである。
力される電圧は大略(VR,F−t・Rs )で表わさ
れるローレベルとなる。すなわち、本実施例によれば、
出力のローレベル.ハイレベルの値を任意に設定でき、
又、Vccにも依存しなくなる.〔発明の効果〕 上述の如く、本発明によれば、電源投入時は2つある安
定状態のうち設定した一方の安定状態にすることができ
、またスレッショルドレベルを基準電圧源で決まる構成
としたため、電I12電圧の変動に対してもスレッショ
ルドレベルを略一定にでき、よって電話機用通話回路等
の電I1!電圧の変動が大きな回路に適用した場合でも
他の回路(マイクロコンビ1−夕等)との正常なインタ
フェースが常に可能となり、インタフェース性の向上に
寄与するところ大である等の特長を有するものである。
図において、
11は入力端子、
12は定電流源、
13はカレントミラー回路、
14$4電圧降下f段、
15は基準電圧源、
16.16a 〜16cは出力端子、
Q+は第1のトランジスタ、
Q2は第2のトランジスタ
を示す。
Claims (1)
- 【特許請求の範囲】 エミッタが共通の定電流源(12)に接続された第1及
び第2のトランジスタ(Q_1、Q_2)と、該第1の
トランジスタ(Q_1)のベースに接続された入力端子
(11)と、 該第1のトランジスタ(Q1)のコレクタと電源端子と
の間に接続され、該第1のトランジスタ(Q_1)のコ
レクタ電流と略等しい電流を出力するカレントミラー回
路(13)と、 該カレントミラー回路(13)の出力電流に応じた電圧
を発生し、該電圧で該第1のトランジスタ(Q_1)を
ベースバイアスする電圧降下手段(14)と、 該第2のトランジスタ(Q_2)のベースに接続された
基準電圧源(15)と、 を有し、前記入力端子(11)の入力信号の論理レベル
に応じて前記第1及び第2のトランジスタ(Q_1、Q
_2)の少なくとも一方のコレクタ側より出力を取り出
す構成としたことを特徴とする双安定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1163254A JPH07109978B2 (ja) | 1989-06-26 | 1989-06-26 | 双安定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1163254A JPH07109978B2 (ja) | 1989-06-26 | 1989-06-26 | 双安定回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0329408A true JPH0329408A (ja) | 1991-02-07 |
JPH07109978B2 JPH07109978B2 (ja) | 1995-11-22 |
Family
ID=15770301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1163254A Expired - Lifetime JPH07109978B2 (ja) | 1989-06-26 | 1989-06-26 | 双安定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07109978B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002127676A (ja) * | 2000-10-27 | 2002-05-08 | Pilot Ink Co Ltd | 直液式筆記具 |
-
1989
- 1989-06-26 JP JP1163254A patent/JPH07109978B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002127676A (ja) * | 2000-10-27 | 2002-05-08 | Pilot Ink Co Ltd | 直液式筆記具 |
Also Published As
Publication number | Publication date |
---|---|
JPH07109978B2 (ja) | 1995-11-22 |
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