JPH0329185B2 - - Google Patents
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- JPH0329185B2 JPH0329185B2 JP58089732A JP8973283A JPH0329185B2 JP H0329185 B2 JPH0329185 B2 JP H0329185B2 JP 58089732 A JP58089732 A JP 58089732A JP 8973283 A JP8973283 A JP 8973283A JP H0329185 B2 JPH0329185 B2 JP H0329185B2
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- oxide film
- polysilicon
- layer
- type
- polysilicon layer
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- 229920005591 polysilicon Polymers 0.000 claims description 38
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はポリシリコン配線抵抗を低減させるこ
とができる相補型MOS集積回路の製造方法に関
するものである。
とができる相補型MOS集積回路の製造方法に関
するものである。
従来例の構成とその問題点
高速動作を必要とするポリシリコンゲートの相
補型MOS集積回路においては、配線抵抗を低減
させる為、PMOS領域においても、ｎ型不純物
を濃くドープさせたn+ポリシリコンゲートが使
用される場合が多い。
補型MOS集積回路においては、配線抵抗を低減
させる為、PMOS領域においても、ｎ型不純物
を濃くドープさせたn+ポリシリコンゲートが使
用される場合が多い。
このn+ポリシリコンゲート構造のMOS集積回
路を製造した時に生じる問題点を以下第１図の装
置断面図を参照しながら説明する。この図で、１
はゲート電極、２は配線、、３はシリコン基板、
４はソース、５はドレイン、６はゲート酸化膜、
７は素子分離酸化膜である。従来方法において
は、Ｐ型MOSトランジスタのソース・ドレイン
４，５形成に際しては、ｎ型不純物を濃くドープ
させたポリシリコン・ゲート電極１をマスクとし
て、Ｐ型不純物をセルフアラインでイオン注入す
る方法を用いていた。この従来方法によると、ｎ
型不純物をドープさせたポリシリコンゲート電極
１あるいはポリシリコン配線２に、高濃度のＰ型
不純物が注入され、不純物補償作用により、結果
としてポリシリコン配線の抵抗が極めて高くな
り、集積回路の性能を劣化させるという問題点を
有していた。
路を製造した時に生じる問題点を以下第１図の装
置断面図を参照しながら説明する。この図で、１
はゲート電極、２は配線、、３はシリコン基板、
４はソース、５はドレイン、６はゲート酸化膜、
７は素子分離酸化膜である。従来方法において
は、Ｐ型MOSトランジスタのソース・ドレイン
４，５形成に際しては、ｎ型不純物を濃くドープ
させたポリシリコン・ゲート電極１をマスクとし
て、Ｐ型不純物をセルフアラインでイオン注入す
る方法を用いていた。この従来方法によると、ｎ
型不純物をドープさせたポリシリコンゲート電極
１あるいはポリシリコン配線２に、高濃度のＰ型
不純物が注入され、不純物補償作用により、結果
としてポリシリコン配線の抵抗が極めて高くな
り、集積回路の性能を劣化させるという問題点を
有していた。
発明の目的
本発明は先に述べた、n+ポリシリコンゲート
相補型MOS集積回路の従来の製造方法が有して
いた問題点に鑑みてなされたもので、Ｐ型MOS
トランジスタのソース・ドレイン拡散領域をイオ
ン注入によつて形成する時に、高濃度のＰ型不純
物がn+ポリシリコン配線層に注入されるのを防
止することによりポリシリコン層の抵抗の増加を
防止できる相補型MOS集積回路の製造方法を提
供するものである。発明の構成 本発明は要約すると、ゲート電極層として使用
するポリシリコン層をゲート酸化膜層上に形成
し、そのポリシリコン層にＮ型不純物を導入する
工程、前記ポリシリコン層を選択的に除去して、
ゲート電極および配線を形成した後、少くともＰ
型MOSトランジスタを形成する領域において、
露出したゲート酸化膜層を除去する工程、前記ポ
リシリコン層上に形成される酸化膜層厚さが、同
領域内のシリコン基板上に形成される酸化膜厚よ
りも厚くなる条件で熱酸化を行なう工程、Ｐ型不
純物をイオン注入の二酸化シリコンに対する射影
飛程が前記シリコン基板上の酸化膜厚よりも大き
く、また前記ポリシリコン上の酸化膜厚よりも小
さくなる加速エネルギーを選択してイオン注入
し、Ｐ型のソース・ドレイン拡散領域を形成する
工程を有することを特徴とする。本発明は高濃度
のＮ型不純物を含有するポリシリコンは、それ以
下の不純物を含有するシリコン結晶にくらべ、比
較的低温において著しく大きな熱酸化速度を持つ
現象を利用したもので、Ｐ型MOSトランジスタ
のn+ポリシリコンゲート層上の酸化膜厚を、ソ
ース・ドレイン拡散領域のシリコン基板上の酸化
膜厚よりも十分に厚くすることが可能である。こ
の状態で、先に述べた加速エネルギー条件でＰ型
不純物のイオン注入を実施すると、ソース・ドレ
イン領域に十分な量のＰ型不純物を導入しつつ、
一方n+ポリシリコン層に入るＰ型不純物の量を
前者以下におさえることができる。かくして、不
純物相殺によるn+ポリシリコン配線層の抵抗の
著しい増加を防止することができる。
相補型MOS集積回路の従来の製造方法が有して
いた問題点に鑑みてなされたもので、Ｐ型MOS
トランジスタのソース・ドレイン拡散領域をイオ
ン注入によつて形成する時に、高濃度のＰ型不純
物がn+ポリシリコン配線層に注入されるのを防
止することによりポリシリコン層の抵抗の増加を
防止できる相補型MOS集積回路の製造方法を提
供するものである。発明の構成 本発明は要約すると、ゲート電極層として使用
するポリシリコン層をゲート酸化膜層上に形成
し、そのポリシリコン層にＮ型不純物を導入する
工程、前記ポリシリコン層を選択的に除去して、
ゲート電極および配線を形成した後、少くともＰ
型MOSトランジスタを形成する領域において、
露出したゲート酸化膜層を除去する工程、前記ポ
リシリコン層上に形成される酸化膜層厚さが、同
領域内のシリコン基板上に形成される酸化膜厚よ
りも厚くなる条件で熱酸化を行なう工程、Ｐ型不
純物をイオン注入の二酸化シリコンに対する射影
飛程が前記シリコン基板上の酸化膜厚よりも大き
く、また前記ポリシリコン上の酸化膜厚よりも小
さくなる加速エネルギーを選択してイオン注入
し、Ｐ型のソース・ドレイン拡散領域を形成する
工程を有することを特徴とする。本発明は高濃度
のＮ型不純物を含有するポリシリコンは、それ以
下の不純物を含有するシリコン結晶にくらべ、比
較的低温において著しく大きな熱酸化速度を持つ
現象を利用したもので、Ｐ型MOSトランジスタ
のn+ポリシリコンゲート層上の酸化膜厚を、ソ
ース・ドレイン拡散領域のシリコン基板上の酸化
膜厚よりも十分に厚くすることが可能である。こ
の状態で、先に述べた加速エネルギー条件でＰ型
不純物のイオン注入を実施すると、ソース・ドレ
イン領域に十分な量のＰ型不純物を導入しつつ、
一方n+ポリシリコン層に入るＰ型不純物の量を
前者以下におさえることができる。かくして、不
純物相殺によるn+ポリシリコン配線層の抵抗の
著しい増加を防止することができる。
実施例の説明
次に、本発明を、シリコン基板ポリシリコンゲ
ート相補型MOS集積回路のＰ型MOSトランジス
タの製造実施例を示す工程順断面図により、詳し
く説明する。まず第２図ａのように、Ｐ型領域１
０を有するＮ型シリコン基板１１の表面に形成さ
れたゲート酸化膜層８上に、ゲート電極層として
使用するポリシリコン層９を厚さ0.4〜0.6μmだけ
蒸着する。次いで、このポリシリコン層１に燐
を、シート抵抗が10〜40Ω／口となるように、熱
拡散法でドープする。次いで第２図ｂに示すよう
に、ポリシリコン層９を写真食刻法により選択的
に除去して、ゲート電極１２，１３を形成する。
次いで、第２図ｃのように、露出したゲート酸化
膜８を除去する。
ート相補型MOS集積回路のＰ型MOSトランジス
タの製造実施例を示す工程順断面図により、詳し
く説明する。まず第２図ａのように、Ｐ型領域１
０を有するＮ型シリコン基板１１の表面に形成さ
れたゲート酸化膜層８上に、ゲート電極層として
使用するポリシリコン層９を厚さ0.4〜0.6μmだけ
蒸着する。次いで、このポリシリコン層１に燐
を、シート抵抗が10〜40Ω／口となるように、熱
拡散法でドープする。次いで第２図ｂに示すよう
に、ポリシリコン層９を写真食刻法により選択的
に除去して、ゲート電極１２，１３を形成する。
次いで、第２図ｃのように、露出したゲート酸化
膜８を除去する。
なお、以降の説明Ｐ型MOSトランジスタ部分
のみを示し、Ｎ型MOSトランジスタ部分を省略
しておこなう。次に、700℃〜900℃の温度でウエ
ツト酸素雰囲気中で熱酸化をおこない、第２図ｄ
に示すように、Ｎ型シリコン基板１１上の酸化膜
層１５の膜厚を40nm、ポリシリコン層１３上の
酸化膜層１４の膜厚を約80nmとする。次いで第
２図ｅに示すように、レジストマスクを用いて、
Ｐ型MOSFET領域に選択的にボロンイオンを加
速エネルギー20KeVで注入する。加速エネルギ
ー20KeVの場合、二酸化シリコンに対するボロ
ンの射影飛程は約62nmであるので、この注入に
より、ソース・ドレイン拡散領域１６，１７には
注入イオンの過半が入り、ポリシリコン電極１３
へは過半が入らないようにすることができる。こ
の様にして、リンをドープしたポリシリコン電極
層１３の表面抵抗の増加を防止した。なお、本実
施例では、上に述べたＰ型MOSトランジスタ部
の製造工程の前後の工程には、在来のシリコン基
板ポリシリコンゲート相補型MOS集積回路製造
工程を使用した。本実施例では、Ｐ型MOS部分
のポリシリコン配線のシート抵抗を40Ω／□以下
（通常工程では100〜200Ω／□）とすることがで
きた。
のみを示し、Ｎ型MOSトランジスタ部分を省略
しておこなう。次に、700℃〜900℃の温度でウエ
ツト酸素雰囲気中で熱酸化をおこない、第２図ｄ
に示すように、Ｎ型シリコン基板１１上の酸化膜
層１５の膜厚を40nm、ポリシリコン層１３上の
酸化膜層１４の膜厚を約80nmとする。次いで第
２図ｅに示すように、レジストマスクを用いて、
Ｐ型MOSFET領域に選択的にボロンイオンを加
速エネルギー20KeVで注入する。加速エネルギ
ー20KeVの場合、二酸化シリコンに対するボロ
ンの射影飛程は約62nmであるので、この注入に
より、ソース・ドレイン拡散領域１６，１７には
注入イオンの過半が入り、ポリシリコン電極１３
へは過半が入らないようにすることができる。こ
の様にして、リンをドープしたポリシリコン電極
層１３の表面抵抗の増加を防止した。なお、本実
施例では、上に述べたＰ型MOSトランジスタ部
の製造工程の前後の工程には、在来のシリコン基
板ポリシリコンゲート相補型MOS集積回路製造
工程を使用した。本実施例では、Ｐ型MOS部分
のポリシリコン配線のシート抵抗を40Ω／□以下
（通常工程では100〜200Ω／□）とすることがで
きた。
発明の効果
本発明により、n+ポリシリコンゲートを使用
する相補型MOS集積回路のPMOS領域のポリシ
リコン配線層の抵抗の著しい増加を防止すること
が可能になり、相補型MOS集積回路の動作速度
向上させることができた。
する相補型MOS集積回路のPMOS領域のポリシ
リコン配線層の抵抗の著しい増加を防止すること
が可能になり、相補型MOS集積回路の動作速度
向上させることができた。
第１図は従来例装置の断面図、第２図ａ〜ｅは
本発明実施例の工程順断面図である。 １，１２，１３……ポリシリコンゲート電極、
２……配線、３，１１……Ｎ型シリコン基板、
４，１６……ソース領域、５，１７……ドレイン
領域、６，８……ゲート酸化膜、７……素子分離
酸化膜、１４，１５……熱酸化膜。
本発明実施例の工程順断面図である。 １，１２，１３……ポリシリコンゲート電極、
２……配線、３，１１……Ｎ型シリコン基板、
４，１６……ソース領域、５，１７……ドレイン
領域、６，８……ゲート酸化膜、７……素子分離
酸化膜、１４，１５……熱酸化膜。
Claims (1)
- １ ポリシリコン層をゲート酸化膜層上に形成
し、同ポリシリコン層にＮ型不純物を導入する工
程、前記ポリシリコン層を選択的に除去して、ゲ
ート電極および配線を形成した後、少くともＰ型
MOSトランジスタを形成する領域において、露
出した前記ゲート酸化膜層を除去する工程、前記
ポリシリコン層上に形成される酸化膜層厚さが、
前記露出シリコン基板上に形成される酸化膜厚よ
りも厚くなる条件で熱酸化を行なう工程、Ｐ型不
純物を、イオン注入の二酸化シリコンに対する射
影飛程が前記シリコン基板上の酸化膜厚よりも大
きく、また前記ポリシリコン上の酸化膜厚よりも
小さくなる加速エネルギーを選択してイオン注入
し、Ｐ型のソース・ドレイン拡散領域を形成する
工程を有することを特徴とする相補型MOS集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089732A JPS59214253A (ja) | 1983-05-20 | 1983-05-20 | 相補型ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089732A JPS59214253A (ja) | 1983-05-20 | 1983-05-20 | 相補型ｍｏｓ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59214253A JPS59214253A (ja) | 1984-12-04 |
| JPH0329185B2 true JPH0329185B2 (ja) | 1991-04-23 |
Family
ID=13978931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58089732A Granted JPS59214253A (ja) | 1983-05-20 | 1983-05-20 | 相補型ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214253A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352376A (en) * | 1976-10-25 | 1978-05-12 | Hitachi Ltd | Production of field effect type semiconductor device |
| JPS54111786A (en) * | 1978-02-21 | 1979-09-01 | Nec Corp | Manufacture for complementary silicon gate mos field effect semiconductor device |
| JPS5543850A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Manufacture of complementary mos semiconductor device |
-
1983
- 1983-05-20 JP JP58089732A patent/JPS59214253A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352376A (en) * | 1976-10-25 | 1978-05-12 | Hitachi Ltd | Production of field effect type semiconductor device |
| JPS54111786A (en) * | 1978-02-21 | 1979-09-01 | Nec Corp | Manufacture for complementary silicon gate mos field effect semiconductor device |
| JPS5543850A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Manufacture of complementary mos semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59214253A (ja) | 1984-12-04 |
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