JPH03286329A - 情報記憶再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野］ 本発明は、情報記憶再生装置のバッファメモリチェック
機構に関するものである。

［従来の技術］ 第５図は、従来の情報記憶再生装置の概略構成を示すブ
ロック図である。

第５図において、情報記憶再生装置４２はインターフェ
イス４１を通してホストコンピュータ４０に接続され、
ホストコンピュータ４０の情報記憶再生用として制御さ
れる。

情報記憶再生装置４２は、ホストコンピュータ４０との
インターフェイス部（ホストインターフェイス）４３と
、記憶するデータや再生されたデータを一時保持するバ
ッファＲＡＭ４４と、記憶するデータの誤り検出訂正回
路（以下、ＦＣＣという）４５とを有している。

また、情報記憶再生用Ｍ４２は、本装置全体を制御する
マイクロプロセッサＣ以下、ＣＰＵという）４６と、Ｃ
ＰＵ４６の制御用コートを保持するＲＯＭ４７と、ＣＰ
Ｕ４６がデータ処理に用いるシークＲＡＭ４ｇと、ＤＭ
Ａ転送を行うためのＤＭＡコントローラ（以下、ＤＭＡ
Ｃという）４９と、記憶データや再生データを取り扱う
ディスクコントローラ（以下、ＯＤＣという）４Ａと、
データ語からチャネル語への変調やチャネル語からデー
タ語への復調を行う変復調器４Ｂとを有している。

さらに、情報記憶再生装置４２は、変復調器４Ｂの変調
出力に基づき動作するレーザドライバ（以下、ＬＤＤと
いう）４Ｃと、ＬＤＤ４Ｃにより駆動されるレーザダイ
オード（以下、ＬＤという）４Ｄと、再生光を検出する
再生アンプ４Ｅと、再生アンプ４Ｆｎ）らの再生アナロ
グ信号をディジタル化する２値化回路４Ｇと、２値化回
路４Ｇの出力から再生クロックを生成するＰＬＬ回路４
Ｈと、２値化回路４Ｇの出力をＰＬＬ回路４Ｈからのク
ロック信号でサンプリングしチャネル語にする弁別器４
Ｉと、情報を記憶する情報記憶媒体（光ディスク）４Ｊ
とを有する。

またさらに、情報記憶媒体装Ｍ４２は、主として記録ま
たは再生データを伝送するバッファバス４０１と、ＣＰ
Ｕ４６がバスマスタとなるＣＰＵバス４０２を有してい
る。

以下、第５図に基づきデータの記憶、再生について説明
する。

まず、データ記憶時には、情報記憶再生装置４２のＣＰ
Ｕ４６は、ホストコンピュータ４０とのコマンドの授受
によりデータを記憶することに同意する。

ホストコンピュータ４０は記憶させようとするデータを
インターフェイス４１を通して情報記憶再生装置４２へ
転送する。

情報記憶再生装置４２では、ＣＰＵ４６の制御に従い、
ホストインターフェイス４３を通して上記データを受取
り、バッファバス４０１を通してバッファＲＡＭ４４へ
転送、保持する。

次に、ＣＰＯ４６の指示に従い、情報記憶媒体４Ｊに対
するシーク等の記録準備が完了すると。

ＣＰＵ４６はＣＰＵバス４０２を通して０ＤＣ４Ａヘデ
ータ転送を指示する。０ＤＣ４Ａでは、この指示に従い
バッファＲＡＭ４４からバッファバス４０１を通して０
ＤＣ４Ａ経由で変復調器４Ｂへ記録データを転送する。

ＥＣＣ４５では、記録データの転送に回期して誤り検出
訂正コードを生成する。０ＤＣ４Ａは、この生成された
誤り検出訂正コードを先の記録データに続いて変復調器
４Ｂへ送る。

変復調器４Ｂでは、これらのデータを変調しチャネル語
の形でＬＤ０４Ｃへ送る。ＬＤ０４Ｃは、光ヘットのＬ
Ｄ４Ｄを駆動して情報記憶媒体４Ｊに上記データを記録
する。

次に、データ再生について説明する。ホストコンピュー
タ４０と情報記憶再生装置４２のＣＰＵ４６とは、デー
タの再生について記憶時と同様、コマンドの授受にて同
意する。

ＣＰＵ４６は、ディスク上の再生しようとするデータの
位置へ光ヘッドをシークさせると同時に、０ＤＣ４Ａへ
目標のセクタを掲示する６シーク完了後、光ヘッドのＰ
Ｄ４Ｅから読み込まれた信号は、再生アンプ４Ｆへ入力
され、ここで増幅される。再生アンプ４Ｆの出力はＺ　
ｆｔｉ化回路４Ｇにてアナログ信号からディジタル信号
に変換され、弁別器４ＩとＰＬＬ回路４Ｈへ入力される
。

ＰＬＬ回路４Ｈでは、この信号に基き、再生クロックを
生成し弁別器４Ｈに送る。弁別器４工では、２値化回路
４Ｇからの信号をＰＬＬ回路４Ｈからのクロー、りにて
サンプリングし、変復ｇＩ器４Ｂへ入力する。再生信号
は、ここで復調されてデータ語となり、０ＤＣ４Ａによ
りバッファバス４０１を通してバッファＲＡＭ４４及び
誤り訂正部４５へ転送される。

但し、誤り検出用コードは／へ７フアＲＡＭ４４へは転
送されない、このデータに誤りがある場合、ＥＣＣ４５
はバッファＲＡＭ４４の誤っているデータを正しいデー
タに訂正する。ＣＰＵ４６は、バッファＲＡＭ４４内の
データをホストインターフェイス４１上に出力し、ホス
トコンピュータ４０は、このデータを読み込む。

８６図は、従来のバッファメモリチェック機構の概念を
説明するブロック図である。

図において、破線５１は、ＣＰＵ４６からＣＰＵパス４
０２．０ＤＣ４Ａ、バッファパス４０１経由で、バッフ
ァＲＡＭ４４に至る経路を示している。この経路は、Ｃ
ＰＵ４６がバッファＲＡＭ４４を構成する各メモリセル
が正常か否かをチェックするために用いられるものであ
る。以下この経路を第１のチェック用パスという。

［発明が解決しようとする課題］ しかしながら、上記従来例では、ＣＰＵ４６がバッファ
ＲＡＭ４４のメモリセルをチェックするには、０ＤＣ４
Ａを通してチェックする必要があった・ このため、もしチェック結果に異常があってもバッファ
ＲＡＭ４４のメモリセルに異常があるのか、０ＤＣ４Ａ
の機能に異常があるのかが明確にならないという問題点
があった。

これは、製造段階においては、出荷時の最終検査に要す
る時間を長くする要因となり、大幅な製造コストの上昇
を招いてしまう、また、市場においては、電源投入時の
セルフチェック動作が不十分となり、装置の信頼性を著
しく阻害するものである。

本発明は、より正確なバックアメモリのチェックを行な
うことができる情報記憶再生装置を提供することを目的
とする。

［課題を解決する手段］ 本発明は、ホスト装置とのインタフェースを制御するホ
ストインターフェイスと、ＣＰＵからＣｐ　Ｕ　／＜ス
およびバッファパスを通して透過的にバッファＲＡＭを
リード／ライト可能なＯＤＣとを有し、前記ホストイン
ターフェイスは、ＣＰＵの指示に応じて前記ＣＰＵ、（
スからの入力信号を前記バッファバスに転送するととも
に、前記バッファバスからの入力信号を前記ＣＰＵパス
に転送するチェック用のパスを設定するパス設定手段を
有することを特徴とする。

［作用］ 本発明では、ＣＰＵからＣＰＵパス、ＯＤＣおよびバッ
ファバスを通してバッファメモリに至る通常の第１のチ
ェック用パスに代えて、ホストインターフェイスを介し
てＣＰＵ、＜スとバッファバスとをつなぐ第２のチェッ
ク用パスを設定できることから、仮にＯＤＣに異常があ
った場合にも、バー７フアメモリのチェックを行なうこ
とが可能となる。

［実施例］ 第１図は、本発明の一実施例による情報記憶再生装置ｌ
を示すブロック図である。

この情報記憶再生装置Ｉの基本的構成は、前記第５図に
おいて説明した情報記憶再生装Ｍ４２と同様であるが、
相違する点は、前記従来のホストインタフェース４３に
代えて、バッファＲＡＭ４４のチェック機構を持つホス
トインターフェイス用ＩＣ２を設けたことと、前記従来
のＣＰＵパス４０２に代えて、前記ホストインターフェ
イス用ＩＣ２のＣＰＵパスインターフェイスに接続され
る拡張ＣＰＵパス１０１を設けたことである。

なお、その他のブロックは前記従来例と同様のものであ
るので、同一符号を付している。

第２図は、ホストインターフェイス２の構成を示すブロ
ック図である。

このホストインターフェイス２は、前記ＣＰＵノヘス１
０１とのイノターフェイス２０と、インターフェイス４
１を介してホストコンピュータ４０から入力するデータ
を保持するレジスタ２３とインターフェイス４１を介し
てホストコ／ピユータ４０へ出力するデータを保持する
レジスタ２４と、これらレジスタ２３．２４を制御する
レジスタコノトロール手段２２と、インターフェイス４
１からし・ヅスタ２３への入力ｙ＜　、　７ア２５とレ
ジスタ２４からインターフェイス４１への出力／′・ン
ファ２６、／＼フ・ファノヘス４０１とのイノタフェイ
ス２８とをイリしている０以上は、通常の記憶、再生動
作において用いられる構成である。

また、このホストインターフェイス２は、ＣＰＵパス１
０１から入力された信号経路を選択するセレクタ２１と
、／＜−、ファ／ヘス４０１から人力された信号経路を
選択するセレクタ２７とを有し、サラに、セレクタ２１
からレジスタコントロール手段２２への信号線１０２と
、セレクタ２１からバッファバスインターフェイス２８
への信号線１０３と、セレクタ２７から出力用レジスタ
２４への信号＆１１０４と、セレクタ２７からＣＰＵバ
スインターフェイス２０への信号線１０５とが設けられ
ている。

第３図は、本実施例のバッファメモリチェック機構の概
念を説明するブロック図である。

通常の記録、再生時は、セレクタ２１は信号線１０２を
、セレクタ２７は信号線１０４を選択している。従って
、ＣＰＵバス１０１はレジスタコントロール手段２２に
接続され、バッファバス４０１はホストインターフェイ
ス４１へ出力するデータを保持するレジスタ２４へ接続
されている。

この状態で、上述従来例と同様な記録、再生動作が行わ
れる。

一方、バッファＲＡＭ４４のチェック時には、セレクタ
２１は信号＆１１０３を、セレクタ２７は信号線１０５
を選択している。従って、ＣＰＵバス１０１はバッファ
バスインターフェイス２８に接続すれ、バー２フアバス
４０１はＣＰＵパスインターフェイス２０へ接続されて
いる。

すなわち、この実施例では、第３図に示すように、ＣＰ
Ｕ４６から０ＤＣ４Ａ経由でバッファＲＡＭ４４に至る
第１のバス５１に加えて、ＣＰＵ４６からホストインタ
ーフェイス２経由でバッファＲＡＭ４４へ至る第２のバ
ス３１が存在することになる。そして、この第２のバス
３１を用いることにより０ＤＣ４Ａを経ることなくバッ
ファＲＡＭ４４のメモリセルチエ−７りを行なうことが
できる。

このような構成において、バッファＲＡＭ４４のメモリ
セルチェックは以下のようにして実行される。

第４図は、本実施例のｙ＜７フアメモリチ工ツク動作を
示すフローチャートである。

まず、ＣＰＵ４６は０ＤＣ４Ａを通してバッファＲＡＭ
４４へデータをライトする（５３１．）。

このライトするデータには、例えば“ＡＡＨ”や“５５
Ｈ”等が考えられるが、これは／ヘツファＲＡＭ４４上
のどのメモリセルが不良か、あるいは不良のアドレス線
やデータ線はどれか等、目的により変わる。何れにしろ
、−度のチェックに用いるのは１つのパターンである。

次に、Ｓ３１でライトしたデータをリートしく５３２）
、　このデータとライトしたデータを比較する（Ｓ３３
）、その結果、全て一致すれば、０ＤＣ４Ａ、バッファ
ＲＡＭ４４とも正常であることになる（Ｓ３４）。

ここまでは、第１のチエ−７り用バス５１を用いている
。

また、前記Ｓ３３における比較の結果、不一致が見つか
った場合には、Ｓ３５に進む、なお、この時ホストイン
ターフェイス２では、上述のように、第２のチェック用
バス３１が確保された状態となっている。

まず、Ｓ３５でＣＰＵ４６はホストインターフェイス２
を通してバッファＲＡＭ４４へデータをライトする。す
なわち、ＣＰＵ４６は、ＣＰＵバス１０１を通して、ホ
ストインターフェイス２内のＣＰＵバスインターフェイ
ス２０ヘデータを送る。このデータは、セレクタ２１に
入力され、そこから信号線１０３を通してバッファバス
インタフェイス２８へ送られる。そこから、／ヘツファ
パスインターフェイス２８を経て／−ソファ／ヘス４０
１に出力され、／ヘッファＲＡＭ４４にライトされる。

次に、バッファＲＡＭ４４にライトされたデータをリー
ドする（Ｓ３６）、このリード動作時のデータの流れは
、上４したライト時の逆である。

すなわち、バッファＲＡＭ４４からのリートデータは、
ホストインターフェイス２内のパー、フγバスインター
フェイス２８を経てセレクタ２７に入力され、さらに信
号線１０５を通してＣＰＵパスインターフェイス２０へ
送られる。ここから、ＣＰＵバス１０１へ出力され、Ｃ
ＰＵ４６あるいは一時的にワークＲＡＭ４７へ格納され
る。

そして、このリードデータとライトしたデータとを比較
する（Ｓ３７）、この結果、全て一致した場合には（Ｓ
３８）、０ＤＣ４Ａが異常と判明する。この時は、０Ｄ
Ｃ４Ａがエラー等を表示する等のエラー処理ルーチンへ
入ル。

また、不一致の場合は、０ＤＣ４Ａとホストインターフ
ェイス２が異常、またはバッファＲＡＭ４４が異常、あ
るいは３者共異常という３通りのことが予想される（Ｓ
３９）、確率的には３者とも不良の可能性は低い、これ
らの内、実際に不良なのはどこかを判定するには１例え
ば０ＤＣ４Ａにデータ再生データを入力してみたり、ホ
ストコンピュータ４０からホストインターフェイス２に
データを転送することにより、それぞれ０ＤＣ４Ａが不
良か、ホストインターフェイス２が不良かが判定できる
。何れにしろ、ここからは別の処理に入る。

なお、本実施例で用いた０ＤＣ４Ａは、ＣＰＵ４６から
／＜、ッファＲＡＭ４４へのアクセススピードが遅いと
いう欠点があるが、ホストインターフェイス２を通した
アクセスは単純なＪａｆ！ｉ、のため十分高速にできる
。

従って、第１のチエ−２クバス５１は数カ所のみのチェ
ックに止め、＄２のチェックパス３１を利用することに
より、高速なバッファチェックを行なうことが可能とな
る。

また、上記実施例では、第１のチェック用パス５１と第
２のチェック用パス３１をセレクタ２１．２７を用いて
選択し、各パスが、択一的に設定される構成としたが、
第１のチェック用パス５１が設定された状態で第２のチ
ェック用パス３１を設定してチェックを行なってもよく
、この場合には、セレクタ２１．２７の代りに信号経路
を分岐する回路を用いることができる。

［発明の効果］ 以上説明したように、本発明によれば、従来のバッファ
メモリチェックに加えて、ホストインターフェイスを通
した経路を用いてのチェックを行なうことができ、バー
、ファメモリチェックの正確度を向上できる効果がある
。

また、もしＯＤＣに異常があっても、ホストインターフ
ェイスを通した経路でメモリチェックを行なうことがで
き、その結果ＯＤＣが異常であるということが明確にで
きる効果がある。

この結果、出荷時の最終検査時間を短縮でき製造コスト
の削減が可能である。また、電源投入時のセルフチェッ
クの信頼性も向上できる。

【図面の簡単な説明】

第１図は１本発明の一実施例による情報記憶再生装置を
示すブロック図である。 第２図は、同実施例のホストインターフェイスの構成を
示すプσツク図である。 １ｆｓ３図ｔよ、同実施例のバッファメモリチェック機
構の概念を説明するブロック図である。 第４図は、同実施例のパンツアメモリチェック動作を示
すフローチャートである。 第５図は、従来の情報記憶再生装置を示すブロック図で
ある。 第６図は、従来のバッファメモリチェック機構の概念を
説明するブ０７り図である。 １・・・情報記憶再生装置、 ２・・・ホストインターフェイス ２１．２７・・・セレクタ、 ２２・・・レジスタコントローラ ３１・・・第２のチェック用パス ５１・・・第１のチェック用／ヘス ｌｏｔ・・・ＣＰＵ、−ス。

Claims (1)

1. 【特許請求の範囲】 ホスト装置とのインタフェースを制御するホストインタ
   ーフェイスと、ＣＰＵからＣＰＵバスおよびバッファバ
   スを通して透過的にバッファメモリをリード／ライト可
   能なオプティカルディスクコントローラとを有し、 前記ホストインターフェイスは、ＣＰＵの指示に応じて
   前記ＣＰＵバスからの入力信号を前記バッファバスに転
   送するとともに、前記バッファバスからの入力信号を前
   記ＣＰＵバスに転送するチェック用のパスを設定するパ
   ス設定手段を有することを特徴とする情報記憶再生装置
   。