JPS59176855A - 記憶装置制御装置 - Google Patents
記憶装置制御装置Info
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- JPS59176855A JPS59176855A JP5036283A JP5036283A JPS59176855A JP S59176855 A JPS59176855 A JP S59176855A JP 5036283 A JP5036283 A JP 5036283A JP 5036283 A JP5036283 A JP 5036283A JP S59176855 A JPS59176855 A JP S59176855A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２例えば光デイスク装置の様に、書き換え不能
で固定長セクタ形式の回転型記憶装置を制御する制御装
置に関するものである。
で固定長セクタ形式の回転型記憶装置を制御する制御装
置に関するものである。
書き換え不能な記憶装置では、既書き込み情報を更新す
る場合朱書き込みセクタに順次新情報を記録していく。
る場合朱書き込みセクタに順次新情報を記録していく。
したがって、最初の未書き込みセクタの直前のセクタに
記録されている情報が最新のものとなる。そしてこの最
新情報を読み出そうとする場合、従来はソフトウェアで
全セクタを読み出し、未書き込みセクタのステータスが
返ってきたらその直前の情報を利用するという手順をふ
む必要があシ、ソフトウェアのオーバヘッド及びチャネ
ルや主記憶の負荷などが大きいという欠点があった。
記録されている情報が最新のものとなる。そしてこの最
新情報を読み出そうとする場合、従来はソフトウェアで
全セクタを読み出し、未書き込みセクタのステータスが
返ってきたらその直前の情報を利用するという手順をふ
む必要があシ、ソフトウェアのオーバヘッド及びチャネ
ルや主記憶の負荷などが大きいという欠点があった。
したがって本発明の目的は、ソフトウェアのオーバヘッ
ド及びチャネルや主記憶の負荷を軽減した記憶装置制御
装置を得ようとするものである。
ド及びチャネルや主記憶の負荷を軽減した記憶装置制御
装置を得ようとするものである。
本発明は上記の目的を達成するために、制御装置が自動
的に最新の情報を検索して最新の情報だけを上位装置へ
送出するようにしたものである。
的に最新の情報を検索して最新の情報だけを上位装置へ
送出するようにしたものである。
本発明では、前述のような制御装置において。
予め走査区間を設定する手段と、該区間内の各セクタを
順次読み出し記憶し、書き込み済みであるか否かを判定
する手段を設け、最初の未書き込みセクタを検出すると
直前に読み出し記憶しておいたセクタの内容を上位装置
へ転送する様にした記憶装置制御装置が得られる。
順次読み出し記憶し、書き込み済みであるか否かを判定
する手段を設け、最初の未書き込みセクタを検出すると
直前に読み出し記憶しておいたセクタの内容を上位装置
へ転送する様にした記憶装置制御装置が得られる。
次に本発明につき図面を参照して詳細に説明する。
第１図は本発明の一実施例の概要を示すブロック図であ
る。１は主記憶装置およびチャネル装置などを含む中央
処理装置、２は本発明にかかる制御装置、３は光デイス
ク装置である。また４及び５は制御装置と中央処理装置
及び光デイスク装置との間のインタフェースをそれぞれ
あられしている。
る。１は主記憶装置およびチャネル装置などを含む中央
処理装置、２は本発明にかかる制御装置、３は光デイス
ク装置である。また４及び５は制御装置と中央処理装置
及び光デイスク装置との間のインタフェースをそれぞれ
あられしている。
第２図は第１図の本発明の一実施例である制御装置２の
構成を示すブロック図である。１゜はマイクロプロセッ
サ部、１１はそのメモリ部。
構成を示すブロック図である。１゜はマイクロプロセッ
サ部、１１はそのメモリ部。
１２はチャネルインタフェース制御部、１３はデバイス
制御部、１４は読み取りデータ処理部。
制御部、１４は読み取りデータ処理部。
１７はセクタアドレスレジスタ、１８は読み取りデータ
バッファである。またそれらを結ぶ矢印は制御信号及び
データの流れを示し、特に読み取シデータ処理部１４か
らマイクロプロセッサ部１０への信号１９には、各セク
タのアドレス部（ＩＤ部という）検出信号及び未書き込
みセクタ検出信号などが含まれている。
バッファである。またそれらを結ぶ矢印は制御信号及び
データの流れを示し、特に読み取シデータ処理部１４か
らマイクロプロセッサ部１０への信号１９には、各セク
タのアドレス部（ＩＤ部という）検出信号及び未書き込
みセクタ検出信号などが含まれている。
第３図はメモリ部１１の内容０；判を表した図で、 ２
１．２２は走査区間の最初のセクタアドレス及び最後の
セクタアドレスをそれぞれ格納する領域である。
１．２２は走査区間の最初のセクタアドレス及び最後の
セクタアドレスをそれぞれ格納する領域である。
ここで第１図ないし第６図を参照して本実施例のシステ
ムにおける光デイスク装置３から中央処理装置１へのデ
ータの読み出しについて説明する。
ムにおける光デイスク装置３から中央処理装置１へのデ
ータの読み出しについて説明する。
まず、マイクロプロセッサ部１０及びチャネルインタフ
ェース制御部１２の制御下に中央処理装置１から制御装
置２のメモリ１１上の領域２１及び２２にインタフェー
ス４を介して走査区間の最初及び最後のセクタアドレス
を１き込み。
ェース制御部１２の制御下に中央処理装置１から制御装
置２のメモリ１１上の領域２１及び２２にインタフェー
ス４を介して走査区間の最初及び最後のセクタアドレス
を１き込み。
読み出しコマンドを出す。これによシ制御装置２は走査
区間開始セクタを含むトラックへの７−りをデバイス制
御部１３を介して起動する。
区間開始セクタを含むトラックへの７−りをデバイス制
御部１３を介して起動する。
シーク動作が完了すると読み取シ動作を起動する。する
と読み取シデータ信号が読み取シデータ処理部１４へ入
力される。同処理部１４では。
と読み取シデータ信号が読み取シデータ処理部１４へ入
力される。同処理部１４では。
読み取シデータ信号からのクロックと本当のデータの分
離、セクタのアドレス部とデータ部の始めと終わりの検
出、データの直並列変換、誤り検出符号の検査、および
未書き込みセクタの検出などが行われる。未書き込みセ
クタは例えばＩＤ部の終了後一定時間読み取シデータが
全く検出されないことなどによって検出できる。
離、セクタのアドレス部とデータ部の始めと終わりの検
出、データの直並列変換、誤り検出符号の検査、および
未書き込みセクタの検出などが行われる。未書き込みセ
クタは例えばＩＤ部の終了後一定時間読み取シデータが
全く検出されないことなどによって検出できる。
ＩＤ部の読み取シが終了すると、該読み取シ結果はセク
タアドレスレジスタ１７にロードされ、同時にマイクロ
プロセッサ部１ｏに知らされる。マイクロプロセッサ部
１ｏは、まずセクタアドレスレジスタ１７の内容がメモ
リ１１中に格納されている走査区間の最初のセクタのア
ドレス２１と等しいか否か検査し９等しくなければこれ
全無視して次のセクタのＩＤ部読み取シを待ち、同じこ
と全繰り返し１等しければ該セクタが未書き込みか否か
を検査する。これは例えばＩＤ部読取信号検出後一定時
間以内に信号線１９上に未書き込みセクタ検出信号が検
出されるか否かによって判定する。
タアドレスレジスタ１７にロードされ、同時にマイクロ
プロセッサ部１ｏに知らされる。マイクロプロセッサ部
１ｏは、まずセクタアドレスレジスタ１７の内容がメモ
リ１１中に格納されている走査区間の最初のセクタのア
ドレス２１と等しいか否か検査し９等しくなければこれ
全無視して次のセクタのＩＤ部読み取シを待ち、同じこ
と全繰り返し１等しければ該セクタが未書き込みか否か
を検査する。これは例えばＩＤ部読取信号検出後一定時
間以内に信号線１９上に未書き込みセクタ検出信号が検
出されるか否かによって判定する。
検査したセクタが未書き込みセクタであった場合、先に
与えられた走査区間内には何も記録されていない（書き
込みは前のセクタから順に行うと仮定している）ので動
作を打ち切り、チャネルインタフェース制御部１２を介
して中央処理装置１にデータなしステータスを返す。一
方検査したセクタが未書き込みでなかった場合には、該
セクタのデータ部の内容音読み取シデータ処理部１４か
ら読み取シデータバソファ１８ヘロードさせる。続いて
次のセクタの読み取りを行う。
与えられた走査区間内には何も記録されていない（書き
込みは前のセクタから順に行うと仮定している）ので動
作を打ち切り、チャネルインタフェース制御部１２を介
して中央処理装置１にデータなしステータスを返す。一
方検査したセクタが未書き込みでなかった場合には、該
セクタのデータ部の内容音読み取シデータ処理部１４か
ら読み取シデータバソファ１８ヘロードさせる。続いて
次のセクタの読み取りを行う。
以後の各セクタのＩＤ部を読み取ると、マイクロプロセ
ッサ１０ハ更新されたセクタアドレスレジスタ１７の内
容がアドレス２２よシ大きいかどうか、また大きくない
ときには該セクタが未書き込みかどうかを調べる。この
どちらかの条件が満足されると、その時点で直ちに読み
取シデータバッファ１８へのロードを禁止する。
ッサ１０ハ更新されたセクタアドレスレジスタ１７の内
容がアドレス２２よシ大きいかどうか、また大きくない
ときには該セクタが未書き込みかどうかを調べる。この
どちらかの条件が満足されると、その時点で直ちに読み
取シデータバッファ１８へのロードを禁止する。
したがって、同バッファ１８には前記いずれかの条件が
検出される直前のセクタのデータ部の内容が゛残ってい
る。そこでマイクロプロセッサ部１０はチャネルインタ
フェース部１２に命じて読み取シデータバッファ１８の
内容を中央処理装置１へ送出させる。
検出される直前のセクタのデータ部の内容が゛残ってい
る。そこでマイクロプロセッサ部１０はチャネルインタ
フェース部１２に命じて読み取シデータバッファ１８の
内容を中央処理装置１へ送出させる。
なお、上記では簡単のために走査区間は１トラツク上に
あるものとしたが、走査区間が複数のトラックにまたが
る場合には、走査中にトランクの終端を検出したときに
は読み取りを一時中断してシーク動作を起動し、シーク
終了後に読み取９動作を続行する様にすればよい。
あるものとしたが、走査区間が複数のトラックにまたが
る場合には、走査中にトランクの終端を検出したときに
は読み取りを一時中断してシーク動作を起動し、シーク
終了後に読み取９動作を続行する様にすればよい。
更に、走査区間を予め設定しない場合にはボリューム全
体を走査区間とすることも考えられる。
体を走査区間とすることも考えられる。
本発明は以上説明したように、制御装置で未書き込みセ
クタを探して該セクタの直前の〜セクタの内容全上位装
置に送出するように構成することによシ、ソフトウェア
のオーツくヘッド及びチャネルや主記憶の負荷を軽減で
きるという効果がある。
クタを探して該セクタの直前の〜セクタの内容全上位装
置に送出するように構成することによシ、ソフトウェア
のオーツくヘッド及びチャネルや主記憶の負荷を軽減で
きるという効果がある。
第１図は本発明の一実施例の概要を示すフ゛ロック図、
第２図は第１図に示した制御装置２の構成を示すプロン
ク図、第３図は第２図に示したメモリ部１１の内容＋、
’を表した図である。 記号の説明＝１は中央処理装置、２は制御装置、３は光
デイスク装置、１０はマイクロプロセッサ部、１１はメ
モリ部、１２はチャネルインタフェース制御部、１３は
デノくイス制御部、１４は読み取シデータ処理部、１７
はセクターアドレスレジスタ、１８は読み取りデータ部
くツファ、２１は走査区間の最初のセクタアドレス、２
２は同最後のセクタのアドレスをそれぞれあられしてい
る。
第２図は第１図に示した制御装置２の構成を示すプロン
ク図、第３図は第２図に示したメモリ部１１の内容＋、
’を表した図である。 記号の説明＝１は中央処理装置、２は制御装置、３は光
デイスク装置、１０はマイクロプロセッサ部、１１はメ
モリ部、１２はチャネルインタフェース制御部、１３は
デノくイス制御部、１４は読み取シデータ処理部、１７
はセクターアドレスレジスタ、１８は読み取りデータ部
くツファ、２１は走査区間の最初のセクタアドレス、２
２は同最後のセクタのアドレスをそれぞれあられしてい
る。
Claims (1)
- 王書き換え不能でセクタ形式を有する回転型記憶装置を
制御する制御装置において、走査区間を記憶する手段と
、該走査区間内の各セクタを読み出し記憶する手段と、
前記読み出したセクタが書き込み済みが否がを判定する
手段と←与も、該セクタが未書き込みであったとき直前
に
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036283A JPS59176855A (ja) | 1983-03-28 | 1983-03-28 | 記憶装置制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036283A JPS59176855A (ja) | 1983-03-28 | 1983-03-28 | 記憶装置制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59176855A true JPS59176855A (ja) | 1984-10-06 |
Family
ID=12856777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5036283A Pending JPS59176855A (ja) | 1983-03-28 | 1983-03-28 | 記憶装置制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176855A (ja) |
-
1983
- 1983-03-28 JP JP5036283A patent/JPS59176855A/ja active Pending
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