JPS63201958A - デイスクエラ−記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｌ五公！ 本発明はディスクエラー記憶回路に関し、特に情報処理
における情報蓄積機能を有した光デイスク装置における
光デイスクドライブのリード／ライト／ベリファイエラ
ー処理のエラー情報を記憶するためのディスクエラー記
憶回路に関する。

良米亘薯 従来、この種のエラー処理は、トラック単位にセクタア
ドレスのみをアドレスとするエラー記憶回路にエラー情
報を記憶させることにより行われていた。

このような従来のエラー記憶回路では、セクタアドレス
のみをアドレスとしてセクタエラー情報を記憶させてい
たので、複数のトラックにわたって処理を行う場合には
同一のセクタアドレスが発生するため、トラック毎にセ
クタエラーの有無をチェックし、エラーがあった場合に
は１トラツクの処理を終了した時点で処理を中断してエ
ラー処理を行わなければならないという欠点がある。

また、ライト／ベリファイ処理時には１トラツクのライ
ト処理を行った後でセクタエラー情報をチェックし、つ
いでベリファイ処理を行ってからセクタエラー情報をチ
ェックするというようにエラー処理を行うのに非常に手
間がかかり、モード切換え時に光ディスケットの回転持
ちなどの無駄な時間がかかるという欠点がある。

１１立旦ｊ 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、複数のトラックにまたがる処理において
も一連の処理終了後にエラー処理を一括して行うことが
でき、処理時間を短縮することができるディスクエラー
記憶回路の提供を目的とする。

また、本発明の他の目的はモード切換え時の待ち時間を
なくして高速処理を行うことができるディスクエラー記
憶回路を提供することにある。

ユＪ目し１感 本発明によるディスクエラー記憶回路は、ディスク装置
におけるセクタエラー情報を記憶するディスクエラー記
憶回路であって、前記セクタエラー情報を記憶する配憶
手段にアクセスするためのアドレスをトラックアドレス
とセクタアドレスとにより構成するようにしたことを特
徴とする。

本発明による他のディスクエラー記憶回路は、ディスク
装置におけるセクタエラー情報を記憶するディスクエラ
ー記憶回路であって、前記セクタエラー情報を記憶する
記憶手段にアクセスするためのアドレスをトラックアド
レスと、セクタアドレスと、リード処理とライト処理と
ベリファイ処理とを夫々特定するためのリード・ライト
・ベリファイモードアドレスとにより構成するようにし
たことを特徴とする。

１凰ｊ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、セクタエラー情報を記
憶するエラーＲＡＭ　（以下ＲＡＭとする）１と、ＲＡ
Ｍアドレスセレクタ（以下アドレスセレクタとする）２
と、セクタパルス遅延回路４と、ナントゲート５と、ア
ンドゲート６と、インバータ７と、エラーＲＡＭライト
用バッファ（以下ライトバッファとする）８と、エラー
ＲＡＭリード用バッファ（以下リードバッファとする）
９とから構成されている。

第２図は本発明の一実施例による光デイスク装置のシス
テム的概略構成を示すブロック図である。

図において、この光デイスク装置は光デイスクドライブ
ユニット（以下ドライブユニットとする）３１と、光デ
イスクコントローラ（以下コントローラとする）３２と
、ホストインタフェース３３とから構成されている。本
発明の一実施例の光デイスクエラー記憶回路３４は、コ
ントローラ３２内に設けられている。

第３図（ａ）は光ディスクのフォーマットを示すフォー
マット図、第３図（ｂ）は第３図（ａ）の光ディスクへ
のアクセスを行うときのタイムチャートである。第３図
（ａ）においては、光ディスケットのデータ記憶列４１
は中心かららせん状に外に向かって記憶されていく。こ
のデータ記憶列４１の一周分に相当する範囲（第３図（
ａ）斜線部）４２が１トラツクである。通常、１トラツ
クは数十〜数百セクタで構成され、トラック毎のセクタ
数は一周のトラック長に依存する。

各セクタのフォーマットは、第３図（ｂ）に示すように
、図示せぬヘッドの移動方向Ａに向ってＩＤエリア４３
、データエリア４４の順で並んでおり、ＩＤエリア４３
内にはトラック単位でセクタ毎にＯから始まる一連のセ
クタ番号が予め付加されている。ドライブユニット３１
はこの１０エリア４３とデータエリア４４との間にセク
タ同期用のセクタパルス１８をセクタ毎にコントローラ
３２に出力する。コントローラ３２のタイミングは全て
このセクタ毎のセクタパルス１８を基準にして動作する
。また、セクタパルス１８に同期して各セクタ内のＩＤ
エリア４３にあるセクタ番号をセクタアドレス１２とし
て出力する。

次に、第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

アドレスセレクタ２は図示せぬＣＰＵ（中央処理装置）
からアドレスバス１１を介して入力されるアドレスと、
ドライブユニット３１（第２図参照）からのセクタアド
レス１２とのうち一方をエラーＲＡＭチップセレクト信
号（以下チップセレクト信号とする）１９により選択し
、エラーＲＡＭアドレス（以下ＲＡＭアドレスとする）
１３としてＲＡＭ１に出力する。

アドレスレジスタ３はＣＰＵからＣＰＵバス１４を介し
てセットされリード処理とライト処理とベリフフイ処理
との各モードを特定するり−ド／ライト／ベリファイモ
ードアドレス（以下モードアドレスとする）１５と、ト
ラックアドレス１６（トラックアドレス１６は、通常、
８トラック以上にわたって処理が行われることがないの
で本実施例では３ピツトとした）とを格治し、これらを
ＲＡＭＩに出力する。

すなわち、ＲＡＭ１へのアドレスはＲＡＭアドレス１３
（アドレスバス１１を介したアドレスまたはセクタアド
レス１２）とモードアドレス１５とトラックアドレス１
６とから構成される。

ナントゲート５はドライブユニット３１から送られてく
るセクタアドレス１２と、コントローラ３２が希望する
セクタアドレス１２とが一致してるときにセクタパルス
１８が入力されるとイネーブルになるセフタコレスボン
ド信号１７と、セクタパルス遅延回路４で遅延されたセ
クタパルス１８とを入力し、これらの否定論理積演算を
行って、エラーＲＡＭライト信号（以下ライト信号とす
る）２１としてＲＡＭ１に出力する。

チップセレクト信号１９とＣＰＵからのリード信号２０
とはアンドゲート６に入力されて、これらの論理積演算
が行われ、エラーＲＡＭリードイネーブル信号（以下リ
ードイネーブル信号とする）２２としてＲＡＭＩとリー
ドバッフ？９とに出力される。また、このリードイネー
ブル信＠２２はインバータ７を介してセクタエラーデー
タライトバッファゲートイネーブル信号（以下バラフッ
イネーブル信号とする）２３としてライトバッファ８に
出力される。

ライトバッファ８にはバッファイネーブル信号２３の入
力によりセクタ毎エラーデータ２４が一時格納され、こ
のセクタ毎エラーデータ２４はセクタエラーデータバス
２５を介してＲＡＭ１にライトデータとして出力される
。

リードバッファ９にはリードイネーブル信＠２２の入力
によりＲＡＭＩから読出されたデータがセクタエラーデ
ータバス２５を介して一時格納され、この読出されたデ
ータはデータバス２６を介してＣＰＵへ送出される。

セクタエラー毎データ２４の書込みのときは、チップセ
レクト信号１９を論理「１」とする。このチップセレク
ト信号１９によりアドレスセレクタ２はセクタアドレス
１２を選択し、これをＲＡＭアドレス１３として出力す
る。このセクタアドレス１２はセクタ毎にインクリメン
トされる。

また、アドレスレジスタ３にはＣＰＵから各モードに対
応したモードアドレス１５がセットされ、これがＲＡＭ
１に出力される。さらに、アドレスレジスタ３には処理
するトラックに対応したアドレスが順次トラックアドレ
ス１６としてセットされ、これがＲＡＭ１に出力される
。

゛ライトバッファ８はバッファイネーブル信号２３によ
りイネーブルと゛なり、セクタ毎エラーデータ２４を一
時格納する。この格納されたセクタ毎エラーデータ２４
はセフタコレスポンド信号１７とセクタパルス１８とが
ともに論理「１」になったときに、すなわち、ライト信
号２１が論理「０」の、ときにＲＡＭ１に書込まれる。

ＲＡＭ１において書込まれる番地はアドレスセレクタ２
とアドレスレジスタ３とから夫々供給されるＲＡＭアド
レス１３とモードアドレス１５とトラックアドレス１６
とにより指定される番地である。

上述の動作によりセクタ毎エラーデータ２４はＲＡＭＩ
に蓄積される。

一方、ＣＰＵがＲＡＭ１の内容を読出すとき、ＣＰＵは
、必要とするモードアドレス１５とトラックアドレス１
６とがＲＡＭ１に供給されるように、アドレスレジスタ
３にデータをセットする。

このとき、チップイネーブル信号１つは論理「１」にさ
れているので、アドレスセレクタ２はセクタアドレス１
２を選択してＲＡＭアドレス１３として出力する。

ＲＡＭ１の内容を読出すために、リード信号２０が論理
「１」にされると、リードイネーブル信＠２２が論１’
ｌ！ｒｌＪとなり、リードバッファ９をイネーブルとす
る。アドレスセレクタ２とアドレスレジスタ３とから供
給されるアドレスによりＲＡＭ１から読出されたセクタ
毎エラーデータはリードバッファ９に一時格納され、デ
ータバス２６を介してＣＰＵに送出される。これにより
、ＣＰＵはＲＡＭＩからセクタ毎エラーデータを連続し
て読出すことができる。

ＣＰＵは一連の処理を終了した後にセクタエラーの有無
を関知し、セクタエラーが発生していなければ、ＲＡＭ
１から内容を読出すことなく次の処理を行う。セクタエ
ラーが発生していた場合には、ＲＡＭ１の内容を一連の
動作により読出して、集中一括した代替セクタ処理や代
替トラック処理などのエラー処理を行うことができる。

また、ファームウェアも処理データをトラック毎に個別
に分けてエラー処理を行う必要がなくなるので、頻雑な
ソフト構成から解放される利点もある。

一般的に、光ディスクへのリード／ライト／ベリファイ
処理においては１回に行う一連の処理が複数のトラック
にまたがることが多く、リード／ライト／ベリファイ処
理を行うために一時データをストアするバッファも大容
量化しており、数トラック分のデータを蓄えることが可
能である。

したがって、従来のセクタアドレス１２にトラックアド
レス１６を加えることにより、複数のトラックにまたが
る処理においてもトラックの違いを考慮することなく、
処理すべきセクタの個数のみに注目して各セクタエラー
情報を記憶し、一連の処理終了後にエラー処理を一括し
て行うことができる。また、エラーが無い場合には処理
完了まで非常に高速に行うことができ、エラーがあった
場合でも最後に一括してエラー処理を行うことができる
ため、従来のようにトラック単位に処理を中断してエラ
ー処理を行う必要かなくなり、処理完了まで高速に行う
ことができる。

さらに、従来のセクタアドレス１２にモードアドレス１
５とトラックアドレス１６とを加えることにより、ライ
ト／ベリファイ処理においても、通常、ライト処理時の
エラーとベリファイモードのエラーとの論理和演算を行
って代替セクタ処理を行っていたのが、ライトモードか
らベリファイモードへの切換え時に連続してセクタエラ
ー情報をＲＡＭＩに書込めるので、ベリファイモード終
了まで連続して処理を行うことができる。この連続した
処理を行った侵にＲＡＭ１からセクタエラー情報を読取
って、ライト／ベリファイエラーを含めて代替セクタ処
理を行うことができるので、モード切換え時の光ディス
クの回転待ちなどの無駄な時間が無くなり、高速処理を
行うことができる。

このため、ＣＰすなどの上位制御！ｌ装置はセクタ処理
中のエラ一対処から解放され、他の作業に対する余裕を
持つことができる。

１且立濃】 以上説明したように本発明によれば、セクタエラー情報
を記憶する記憶手段にアクセスするためのアドレスをト
ラックアドレスとセクタアドレスとにより構成するよう
にすることによって、複数のトラックにまたがる処理に
おいても一連の処理終了後にエラー処理を一括して行う
ことができ、処理時間を短縮することが・できるという
効果がある。

また、本発明による他の効果は、セクタエラー情報を記
憶する記憶手段にアクセスするためのアドレスをトラッ
クアドレスと、セクタアドレスと、リード処理とライト
処理とベリファ処理とを特定するためのリード・ライト
・ベリファイモードアドレスとにより構成するようにす
ることによって、モード切換え時の持ち時間をなくして
高速処理を行うことができることにある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック因、第２図は
本発明の一実施例による光デイスク装置のシステム的概
略構成を示すブロック図、第３図（ａ）は光ディスクの
フォーマットを示すフォーマット図、第３図（ｂ）は第
３図（ａ）の光ディスクへのアクセスを行うときのタイ
ムチャートである。 主要部分の符号の説明 １・・・・・・エラーＲＡＭ ２・・・・・・ＲＡＭアドレスセレクタ３・・・・・・
アドレスレジスタ ８・・・・・・エラーＲＡＭライト用バッファ９・・・
・・・エラーＲＡＭリード用バッファ１３・・・・・・
エラーＲＡＭアドレス１５・・・・・・リード／ライト
／ベリファイモードアドレス

Claims (2)

【特許請求の範囲】
1. （１）ディスク装置におけるセクタエラー情報を記憶す
   るディスクエラー記憶回路であって、前記セクタエラー
   情報を記憶する記憶手段にアクセスするためのアドレス
   をトラックアドレスとセクタアドレスとにより構成する
   ようにしたことを特徴とするディスクエラー記憶回路。
2. （２）ディスク装置におけるセクタエラー情報を記憶す
   るディスクエラー記憶回路であって、前記セクタエラー
   情報を記憶する記憶手段にアクセスするためのアドレス
   をトラックアドレスと、セクタアドレスと、リード処理
   とライト処理とベリファイ処理とを夫々特定するための
   リード・ライト・ベリファイモードアドレスとにより構
   成するようにしたことを特徴とするディスクエラー記憶
   回路。