JPH03283715A - サインマグネチュードd/aコンバータ - Google Patents
サインマグネチュードd/aコンバータInfo
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- JPH03283715A JPH03283715A JP8084690A JP8084690A JPH03283715A JP H03283715 A JPH03283715 A JP H03283715A JP 8084690 A JP8084690 A JP 8084690A JP 8084690 A JP8084690 A JP 8084690A JP H03283715 A JPH03283715 A JP H03283715A
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- 238000005070 sampling Methods 0.000 claims abstract description 16
- 230000000295 complement effect Effects 0.000 claims abstract description 9
- 230000002194 synthesizing effect Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 238000009966 trimming Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、D/Aコンバータに関し、特にサインマグ
ネチュードD/Aコンバータに関する。
ネチュードD/Aコンバータに関する。
(従来の技術)
、サインマグネチュードD/Aコンバータは、微小レベ
ルについての歪が少なく高品質なり/A変換が可能とな
るので、オーディオ分野で利用されている。
ルについての歪が少なく高品質なり/A変換が可能とな
るので、オーディオ分野で利用されている。
第10図には、この種のサインマグネチュードD/Aコ
ンバータの一構成例が示されている。
ンバータの一構成例が示されている。
入力データ信号は、サインマグネチュード変換回路31
において、入力波をサイン波形と仮定して+側の半波デ
ータと一側半波データとに分離され、それぞれD/A変
換器(DAC)32と33とに送出される。D/A変換
器32と33とには、定電流源34からの定電流工。に
基づく電流工。
において、入力波をサイン波形と仮定して+側の半波デ
ータと一側半波データとに分離され、それぞれD/A変
換器(DAC)32と33とに送出される。D/A変換
器32と33とには、定電流源34からの定電流工。に
基づく電流工。
と工、とがそれぞれ供給されており、加算器としてのオ
ペアンプ35により加算されて変換アナログ信号が出力
される。
ペアンプ35により加算されて変換アナログ信号が出力
される。
(発明が解決しようとする課題)
上述のように、従来のサインマグネチュードD/Aコン
バータは、サインマグネチュード変換回路を用いて、入
力信号を+側半波データおよび側半データとに分離し、
分離したそれぞれのデータを別個のD/A変換器により
アナログ信号に変換し、変換後の2つのアナログ信号を
加算して変換アナログ信号を得ている。
バータは、サインマグネチュード変換回路を用いて、入
力信号を+側半波データおよび側半データとに分離し、
分離したそれぞれのデータを別個のD/A変換器により
アナログ信号に変換し、変換後の2つのアナログ信号を
加算して変換アナログ信号を得ている。
したがって、かかる従来のサインマグネチュードD/A
コンバータでは、上記2つのD/A変換器の特性、精度
が異なると、+側と一側(上下)が非対称なサイン波と
なってしまうため歪が生じるという問題がある。
コンバータでは、上記2つのD/A変換器の特性、精度
が異なると、+側と一側(上下)が非対称なサイン波と
なってしまうため歪が生じるという問題がある。
この歪を除去するため、従来は、レーザトリミング等の
トリミング手法を用いて両D/A変換器の特性、精度を
合致させているが、設計、製造面での煩雑さが増加する
ことは避けられない。
トリミング手法を用いて両D/A変換器の特性、精度を
合致させているが、設計、製造面での煩雑さが増加する
ことは避けられない。
また、2つのD/A変換器で生ずる同相ノイズは、変換
アナログ信号中に残存してしまい、ノイズ特性上の問題
も生ずる。
アナログ信号中に残存してしまい、ノイズ特性上の問題
も生ずる。
そこで、この発明の目的は、特性、精度(出力レベル)
の異なるD/A変換器を用いた場合にも歪が発生せず、
ノイズもキャンセルできるサインマグネチュードD/A
コンバータを提供することにある。
の異なるD/A変換器を用いた場合にも歪が発生せず、
ノイズもキャンセルできるサインマグネチュードD/A
コンバータを提供することにある。
また、この発明の他の目的はスルーレートが比較的低い
オペアンプによっても正確な動作が可能なサインマグネ
チュードD/Aコンバータを提供することにある。
オペアンプによっても正確な動作が可能なサインマグネ
チュードD/Aコンバータを提供することにある。
(B題を解決するための手段)
前述の課題を解決するため、この発明によるサインマグ
ネチュードD/Aコンバータは、所定のサンプリング周
波数の入力データをサインマグネチュード変換するサイ
ンマグネチュード変換手段と、前記サインマグネチュー
ド変換手段からの+側データと一側データをそれぞれD
/A変換する2つのD/A変換手段と、前記2つのD/
A変換手段の出力を合成出力する合成手段とを有するサ
インマグネチュードD/Aコンバータにおいて、 前記サンプリング周波数に基づいて定められた周期毎に
、前記サインマグネチュード変換手段からの出力データ
と、前記出力データの反転データの補数データとを交互
に切り替えて前記2つのD/A変換手段に出力するセレ
クタと、前記2つのD/A変換手段の出力を合成する差
動アンプとを備えて構成される。
ネチュードD/Aコンバータは、所定のサンプリング周
波数の入力データをサインマグネチュード変換するサイ
ンマグネチュード変換手段と、前記サインマグネチュー
ド変換手段からの+側データと一側データをそれぞれD
/A変換する2つのD/A変換手段と、前記2つのD/
A変換手段の出力を合成出力する合成手段とを有するサ
インマグネチュードD/Aコンバータにおいて、 前記サンプリング周波数に基づいて定められた周期毎に
、前記サインマグネチュード変換手段からの出力データ
と、前記出力データの反転データの補数データとを交互
に切り替えて前記2つのD/A変換手段に出力するセレ
クタと、前記2つのD/A変換手段の出力を合成する差
動アンプとを備えて構成される。
また、前記サンプリング周波数に基づいて定められた周
期毎に、前記サインマグネチュード変換手段からの出力
データと、前記出力データの反転データとを交互に切り
替えて前記2つのD/A変換手段に出力するセレクタと
、前記2つのD/A変換手段の出力を加算するI−V変
換手段とを備えても構成される。
期毎に、前記サインマグネチュード変換手段からの出力
データと、前記出力データの反転データとを交互に切り
替えて前記2つのD/A変換手段に出力するセレクタと
、前記2つのD/A変換手段の出力を加算するI−V変
換手段とを備えても構成される。
(作用)
この発明によるサインマグネチュードD/Aコンバータ
では、所定のサンプリング周波数の入力データをサイン
マグネチュード変換して得られる出力データと、前記出
力データの反転データの補数データとを、前記サンプリ
ング周波数に基づいて定められた周期毎に、交互に切り
替えて2つのD/A変換手段で変換した後、差動アンプ
により合成している。
では、所定のサンプリング周波数の入力データをサイン
マグネチュード変換して得られる出力データと、前記出
力データの反転データの補数データとを、前記サンプリ
ング周波数に基づいて定められた周期毎に、交互に切り
替えて2つのD/A変換手段で変換した後、差動アンプ
により合成している。
また、前記サインマグネチュード変換手段からの出力デ
ータと、前記出力データの反転データとを交互に切り替
えて前記2つのD/A変換手段で変換し、I−V変換手
段により加算出力している。
ータと、前記出力データの反転データとを交互に切り替
えて前記2つのD/A変換手段で変換し、I−V変換手
段により加算出力している。
その結果、D/A変換手段の特性差に起因する歪みの除
去が可能となる。
去が可能となる。
(実施例)
次に、この発明について図面を参照しながら説明する。
第1図は、この発明によるサインマグネチュードD/A
コンバータの一実施例を示すブロック因である。
コンバータの一実施例を示すブロック因である。
入力データ(例えば、16ビツトMSBファーストのシ
リアルデータ)DATAは、サインマグネチュード変換
回路1において、入力をサイン波と仮定した場合の+側
の半波データと、−側の半波データとに分離され、それ
ぞれデータ+Sと−8として出力される。
リアルデータ)DATAは、サインマグネチュード変換
回路1において、入力をサイン波と仮定した場合の+側
の半波データと、−側の半波データとに分離され、それ
ぞれデータ+Sと−8として出力される。
信号LEは、D/A変換回路(DAC>5.6の変換タ
イミングをコントロールするためのサンプリング周期(
サンプリング周波数fsの逆数)をもつ信号で、1/2
分周器2で分周された信号SCと、インバータ3aによ
るsCの反転信号とによってサインマグネチュード変換
回路1の出力の選択、切り替え制御を行う、第2図には
、信号LEとSCの波形図が示されている。この選択、
切り替え制御は、NAND回路4a〜4fがら成るセレ
クタ4によって行われる。
イミングをコントロールするためのサンプリング周期(
サンプリング周波数fsの逆数)をもつ信号で、1/2
分周器2で分周された信号SCと、インバータ3aによ
るsCの反転信号とによってサインマグネチュード変換
回路1の出力の選択、切り替え制御を行う、第2図には
、信号LEとSCの波形図が示されている。この選択、
切り替え制御は、NAND回路4a〜4fがら成るセレ
クタ4によって行われる。
すなわち、NAND回路4aと4cの一人カ端子には信
号SCが、NAND回路4bと4dの一入力端子にはイ
ンバータ3aからのscの反転信号が供給されている。
号SCが、NAND回路4bと4dの一入力端子にはイ
ンバータ3aからのscの反転信号が供給されている。
また、NAND回路4aと4dの他入力端子にはサイン
マグネチュード変換回路1からの+S信号と、インバー
タ3cにより反転された「否信号とがそれぞれ供給され
る。更に、NAND回路4cと4bの他入力端子には、
サインマグネチュード変換回路1がらの−S信号と、イ
ンバータ3bからの反転−8信号とがそれぞれ供給され
る。
マグネチュード変換回路1からの+S信号と、インバー
タ3cにより反転された「否信号とがそれぞれ供給され
る。更に、NAND回路4cと4bの他入力端子には、
サインマグネチュード変換回路1がらの−S信号と、イ
ンバータ3bからの反転−8信号とがそれぞれ供給され
る。
NAND回路4aと4bの出力はNAND回路4eに、
NAND回路4Cと4dの出力はNAND回路4fにそ
れぞれ供給される。
NAND回路4Cと4dの出力はNAND回路4fにそ
れぞれ供給される。
D/A変換回路5と6は、信号LEにより変換タイミン
グが制御され、それぞれ、NAND回路4eと4fの出
力に対してD/A変換処理を施す。
グが制御され、それぞれ、NAND回路4eと4fの出
力に対してD/A変換処理を施す。
D/A変換回路5と6による変換出力は、I−V差動ア
ンプ7により電圧信号に変換された後、ローパスフィル
タ8において低域成分のみ抽出され、出力v0として発
生される。
ンプ7により電圧信号に変換された後、ローパスフィル
タ8において低域成分のみ抽出され、出力v0として発
生される。
さて、D/A変換回路5と6は、第311(a>と(b
)に示す入力データと出力信号との特性に従って、サイ
ンマグネチュード変換された信号を変換出力する。した
がって、サイン波形データSが入力データとすると、従
来のD/A変換回路では出力(+S)−(−5)=25
が発生される(第4図)、この発明による実施例におい
ては、インバータ3bと3cによってデータ反転して2
の補数データにしてD/A変換回路5と6に入力される
ので、出力はそれぞれ第5図に示すような+Sと−Sと
なる。
)に示す入力データと出力信号との特性に従って、サイ
ンマグネチュード変換された信号を変換出力する。した
がって、サイン波形データSが入力データとすると、従
来のD/A変換回路では出力(+S)−(−5)=25
が発生される(第4図)、この発明による実施例におい
ては、インバータ3bと3cによってデータ反転して2
の補数データにしてD/A変換回路5と6に入力される
ので、出力はそれぞれ第5図に示すような+Sと−Sと
なる。
信号SCが“H”のときは、NAND回路回路4a〜4
fから成るセレクタによって信号子SをD/A変換回路
5に、信号−8をD/A変換回路6に出力する。また、
信号SCが“L”のときは、信号−8をD/A変換回路
5に、信号子SをD/A変換回路6にそれぞれ出力する
。
fから成るセレクタによって信号子SをD/A変換回路
5に、信号−8をD/A変換回路6に出力する。また、
信号SCが“L”のときは、信号−8をD/A変換回路
5に、信号子SをD/A変換回路6にそれぞれ出力する
。
ここで、D/A変換回路5に対するD/A変換回N6の
ゲイン差をε%とすると、第6図(a>と(b)に示す
ように、 2S1= (十S)−(−3)(1−ε)2S2= (
S) (+S><1 g>=(+S>(1−ε)
−(−S) となり、この出力2S、と2S2は2/fs周期で交互
に出力されるため、結局、出力v0は、第6図(c)に
示すような、 V、= 2 T (2S T+2S T)lc+
5z2−ε)−(−3)。
ゲイン差をε%とすると、第6図(a>と(b)に示す
ように、 2S1= (十S)−(−3)(1−ε)2S2= (
S) (+S><1 g>=(+S>(1−ε)
−(−S) となり、この出力2S、と2S2は2/fs周期で交互
に出力されるため、結局、出力v0は、第6図(c)に
示すような、 V、= 2 T (2S T+2S T)lc+
5z2−ε)−(−3)。
−2
(2−ε))
となり、したがって、+側半波も、−側半波も同じゲイ
ン(2−ε)/2となる。
ン(2−ε)/2となる。
その結果、ローパスフィルタ8のカットオフ周波数f0
を2/fsよりも十分低い値に設定すれば、D/A変換
回路5と6の切り替え時に生ずるノイズは無視できるこ
とになる。
を2/fsよりも十分低い値に設定すれば、D/A変換
回路5と6の切り替え時に生ずるノイズは無視できるこ
とになる。
以上の実施例におけるセレクタ4の動作例としては、次
のようなデジタルデータを2/fs周期毎に交互に切替
出力する例がある。つまり、サイン波の+側: (1)1/fs (2n−1)のタイミングで、D/A
変換回路5には、28Bフアーストデータ、 D/A変換回路6には、MSB〜LSB全て°1″ (2)1/fs (2n>のタイミングで、D/A変換
回路5には、MSB〜LSB全て“1″ D/A変換回路6には、28Bフアースト、2の補数デ
ータ、 サイン波の一側: <1)1/fs (2n−1)のタイミングで、D/A
変換回路5には、MSB〜LSB全て0″ D/A変換回路6には、25Bフアースト、2の補数デ
ータ (2>1/fs (2n)のタイミングで、D/A変換
回路5には、25Bフアーストデータ、 D/A変換回路6には、MSB〜LSB全て°゛1°。
のようなデジタルデータを2/fs周期毎に交互に切替
出力する例がある。つまり、サイン波の+側: (1)1/fs (2n−1)のタイミングで、D/A
変換回路5には、28Bフアーストデータ、 D/A変換回路6には、MSB〜LSB全て°1″ (2)1/fs (2n>のタイミングで、D/A変換
回路5には、MSB〜LSB全て“1″ D/A変換回路6には、28Bフアースト、2の補数デ
ータ、 サイン波の一側: <1)1/fs (2n−1)のタイミングで、D/A
変換回路5には、MSB〜LSB全て0″ D/A変換回路6には、25Bフアースト、2の補数デ
ータ (2>1/fs (2n)のタイミングで、D/A変換
回路5には、25Bフアーストデータ、 D/A変換回路6には、MSB〜LSB全て°゛1°。
ここで、n=1.2.3・・・である。
第7図には、この発明によるサインマグネチュードD/
Aコンバータの他の実施例を示すブロック図が示されて
いる。
Aコンバータの他の実施例を示すブロック図が示されて
いる。
この実施例は、第1図に示す実施例のサインマグネチュ
ードD/Aコンバータの改善例を示すものである。すな
わち、第1図の実施例におけるD/A変換回路5と6の
出力電流の変化が前述のように急峻であるなめ、スルー
レートの高いオペアンプが必要である。したがって、回
路構成上。
ードD/Aコンバータの改善例を示すものである。すな
わち、第1図の実施例におけるD/A変換回路5と6の
出力電流の変化が前述のように急峻であるなめ、スルー
レートの高いオペアンプが必要である。したがって、回
路構成上。
コストが高くなるという問題がある。
第7図に示す実施例は、スルーレートが比較的低いオペ
アンプでも動作可能なサインマグネチュードD/Aコン
バータを示す。
アンプでも動作可能なサインマグネチュードD/Aコン
バータを示す。
第7図において、第1図と同一符号が付されている構成
部は、基本的に第1図と同様な構成部を示す。
部は、基本的に第1図と同様な構成部を示す。
入力データは、サインマグネチュード変換回路1により
サイン波の+側半波(+S)と−側半波(−8)データ
に変換される。+Sデータは、NAND回路4aと4d
の一入力端子に、−SデータはNAND回!114bと
4cの一入力端子に供給される。
サイン波の+側半波(+S)と−側半波(−8)データ
に変換される。+Sデータは、NAND回路4aと4d
の一入力端子に、−SデータはNAND回!114bと
4cの一入力端子に供給される。
信号LEは、D/A変換回路5と6の変換タイミングを
制御するもので、サンプリング周波数fsをもち、1/
2分周器2により分周されてfs/2の周波数をもつ信
号SCが、NAND回路4aと4Cの他入力端子に送出
される。信号SCは、インバータ3aで反転された後、
NAND回路4bと4dの他入力端子に送出される。尚
、信号LEが8fs、周波数であれば、4fslJC5
Cの周波数となる。
制御するもので、サンプリング周波数fsをもち、1/
2分周器2により分周されてfs/2の周波数をもつ信
号SCが、NAND回路4aと4Cの他入力端子に送出
される。信号SCは、インバータ3aで反転された後、
NAND回路4bと4dの他入力端子に送出される。尚
、信号LEが8fs、周波数であれば、4fslJC5
Cの周波数となる。
上記のような切り替えタイミングで動作するD/A変換
回路5と6の電流出力は、加算されて、I−V変換回路
9により電圧に変換された後、ローパスフィルタ8によ
って低域成分が出力信号V0として抽出、出力される。
回路5と6の電流出力は、加算されて、I−V変換回路
9により電圧に変換された後、ローパスフィルタ8によ
って低域成分が出力信号V0として抽出、出力される。
第7図において、サインマグネチュード変換回路1によ
り、入力データは第8図に示すように、+Sデータと−
Sデータに分離される。
り、入力データは第8図に示すように、+Sデータと−
Sデータに分離される。
信号SCで変換タイミング制御されたD/A変換回路5
と6の出力は、第9図(a)と(b)の実線で示される
ように、交互に出力される。この2つの電流出力を加算
すると加算出力は第9図(c)のようになる。
と6の出力は、第9図(a)と(b)の実線で示される
ように、交互に出力される。この2つの電流出力を加算
すると加算出力は第9図(c)のようになる。
D/A変換回路5と6の間にはゲイン差があるため、波
形は不連続となるが、サンプリング周波数fsを4fs
、8fs、・・・のように上げていき、ローパスフィル
タ8のfoをfsに対して十分低くしておけば積分され
て第9図(c)の点線で示すような連続する正弦波が得
られる。尚、以上の説明では、連続の正弦波を用いてい
るが、実際には階段波となる。
形は不連続となるが、サンプリング周波数fsを4fs
、8fs、・・・のように上げていき、ローパスフィル
タ8のfoをfsに対して十分低くしておけば積分され
て第9図(c)の点線で示すような連続する正弦波が得
られる。尚、以上の説明では、連続の正弦波を用いてい
るが、実際には階段波となる。
こうして、得られた加算電流出力を、I −V変換回路
9で電圧に変換して出力しているため、オペアンプ自体
の急峻な変化は生しることなく、したがってスルーレー
トの高いオペアンプを使用する必要がない。
9で電圧に変換して出力しているため、オペアンプ自体
の急峻な変化は生しることなく、したがってスルーレー
トの高いオペアンプを使用する必要がない。
(発明の効果)
以上説明したように、この発明によるサインマグネチュ
ードD/Aコンバータはサインマグネチュード変換回路
のゲイン差がないため歪が発生しない、また、上記2つ
のD/A変換回路の出力はI−V差動アンプで合成され
ているためコモンノイズはキャンセルされ、S/N特性
が改善される。
ードD/Aコンバータはサインマグネチュード変換回路
のゲイン差がないため歪が発生しない、また、上記2つ
のD/A変換回路の出力はI−V差動アンプで合成され
ているためコモンノイズはキャンセルされ、S/N特性
が改善される。
さらに、2つのD/A変換回路のゲイン差を調整する必
要がなくなり、S/Nは出力が2倍となるので6 (d
B)改善される。
要がなくなり、S/Nは出力が2倍となるので6 (d
B)改善される。
また、この発明によるサインマグネチュードD/Aコン
バータは、ロジック回路だけで構成でき、IC化すれば
コストダウンが可能となる。
バータは、ロジック回路だけで構成でき、IC化すれば
コストダウンが可能となる。
第1図はこの発明によるサインマグネチュードD/Aコ
ンバータの一実施例を示すブロック図、第2図は第1図
の実施例における信号LEとSCを示す図、第3図〜第
6図は、第1図の実施例におけるD/A変換回路の動作
を説明するための図、第7図はサインマグネチュードD
/Aコンバータの他の実施例を示すブロック図、第8図
と第9図は第7r2の実施例におけるD/A変換回路の
動作を説明するための図、第10図は従来のサインマグ
ネチュードD/Aコンバータのブロック図である。 1.31・・・サインマグネチュード変換回路、2・・
・1/2分周器、 3a〜3C−・・インバータ、4・・・セレクタ、4a
〜4f−・NAND回路、 5.6.32.33・・・D/A変換回路、7・・・I
−V差動アンプ、8・・・ローパスフィルタ、9・・・
I−V変換回路、35・・・オペアンプ。
ンバータの一実施例を示すブロック図、第2図は第1図
の実施例における信号LEとSCを示す図、第3図〜第
6図は、第1図の実施例におけるD/A変換回路の動作
を説明するための図、第7図はサインマグネチュードD
/Aコンバータの他の実施例を示すブロック図、第8図
と第9図は第7r2の実施例におけるD/A変換回路の
動作を説明するための図、第10図は従来のサインマグ
ネチュードD/Aコンバータのブロック図である。 1.31・・・サインマグネチュード変換回路、2・・
・1/2分周器、 3a〜3C−・・インバータ、4・・・セレクタ、4a
〜4f−・NAND回路、 5.6.32.33・・・D/A変換回路、7・・・I
−V差動アンプ、8・・・ローパスフィルタ、9・・・
I−V変換回路、35・・・オペアンプ。
Claims (2)
- (1)所定のサンプリング周波数の入力データをサイン
マグネチュード変換するサインマグネチュード変換手段
と、前記サインマグネチュード変換手段からの+側デー
タと−側データをそれぞれD/A変換する2つのD/A
変換手段と、前記2つのD/A変換手段の出力を合成出
力する合成手段とを有するサインマグネチュードD/A
コンバータにおいて、 前記サンプリング周波数に基づいて定められた周期毎に
、前記サインマグネチュード変換手段からの出力データ
と、前記出力データの反転データの補数データとを交互
に切り替えて前記2つのD/A変換手段に出力するセレ
クタと、前記2つのD/A変換手段の出力を合成する差
動アンプとを備えて成ることを特徴とするサインマグネ
チュードD/Aコンバータ。 - (2)所定のサンプリング周波数の入力データをサイン
マグネチュード変換するサインマグネチュード変換手段
と、前記サインマグネチュード変換手段からの+側デー
タと−側データをそれぞれD/A変換する2つのD/A
変換手段と、前記2つのD/A変換手段の出力を合成出
力する合成手段とを有するサインマグネチュードD/A
コンバータにおいて、 前記サンプリング周波数に基づいて定められた周期毎に
、前記サインマグネチュード変換手段からの出力データ
と、前記出力データの反転データとを交互に切り替えて
前記2つのD/A変換手段に出力するセレクタと、前記
2つのD/A変換手段の出力を加算するI−V変換手段
とを備えて成ることを特徴とするサインマグネチュード
D/Aコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8084690A JPH03283715A (ja) | 1990-03-30 | 1990-03-30 | サインマグネチュードd/aコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8084690A JPH03283715A (ja) | 1990-03-30 | 1990-03-30 | サインマグネチュードd/aコンバータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03283715A true JPH03283715A (ja) | 1991-12-13 |
Family
ID=13729715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8084690A Pending JPH03283715A (ja) | 1990-03-30 | 1990-03-30 | サインマグネチュードd/aコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03283715A (ja) |
-
1990
- 1990-03-30 JP JP8084690A patent/JPH03283715A/ja active Pending
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