JPH0328085B2 - - Google Patents
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- Publication number
- JPH0328085B2 JPH0328085B2 JP60268561A JP26856185A JPH0328085B2 JP H0328085 B2 JPH0328085 B2 JP H0328085B2 JP 60268561 A JP60268561 A JP 60268561A JP 26856185 A JP26856185 A JP 26856185A JP H0328085 B2 JPH0328085 B2 JP H0328085B2
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- JP
- Japan
- Prior art keywords
- waveform equalization
- signal
- resistors
- input
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Digital Magnetic Recording (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は磁気記録装置の読出し回路に含まれ
る波形等化回路に関するもので、磁気ヘツドから
読み出される波形を整形し、品質を高めるために
適用するものである。
る波形等化回路に関するもので、磁気ヘツドから
読み出される波形を整形し、品質を高めるために
適用するものである。
磁気デイスク装置において磁気記録の高密度化
を図る場合、読出し信号の波形相互の干渉により
電圧レベル低下やパターンピークシフトが発生
し、信号検出の性能が低下する。このため、読出
し回路に波形等化回路を適用し読出し波形の半値
幅を狭くして波形間の相互干渉を少なくして、前
記電圧レベル低下およびパターンピークシフトを
軽減させる手段が用いられている。
を図る場合、読出し信号の波形相互の干渉により
電圧レベル低下やパターンピークシフトが発生
し、信号検出の性能が低下する。このため、読出
し回路に波形等化回路を適用し読出し波形の半値
幅を狭くして波形間の相互干渉を少なくして、前
記電圧レベル低下およびパターンピークシフトを
軽減させる手段が用いられている。
第３図は、例えば、51年度電子通信学会、総合
全国大会予稿集201「磁気記録における再生波形修
正」の中で詳述されている従来の遅延線を用いた
波形等化回路の一実施例である。図において、１
は入力インピーダンスが非常に大きな差動増幅器
であり、２は遅延量τd、特性インピーダンスR0
を持つ遅延線であり、３は磁気ヘツドの読出し信
号源を等価的に表わしたものであり、Ra，Rb，
Rcは抵抗である。ここでRb，Rcは波形等化率Ｋ
を決定するものであり、さらにRa，Rb，Rcの組
合せで遅延線の特性インピーダンスR0と整合を
とる。
全国大会予稿集201「磁気記録における再生波形修
正」の中で詳述されている従来の遅延線を用いた
波形等化回路の一実施例である。図において、１
は入力インピーダンスが非常に大きな差動増幅器
であり、２は遅延量τd、特性インピーダンスR0
を持つ遅延線であり、３は磁気ヘツドの読出し信
号源を等価的に表わしたものであり、Ra，Rb，
Rcは抵抗である。ここでRb，Rcは波形等化率Ｋ
を決定するものであり、さらにRa，Rb，Rcの組
合せで遅延線の特性インピーダンスR0と整合を
とる。
次に動作について説明する。
信号線３より孤立波Ｅ（ｔ）が入力された場合
を考える。このときＥ（ｔ）として逆正接関数の
微分形 Ｅ（ｔ）＝１／１＋（ｔ／W50）2 ここでW50は半値幅を仮定する。
を考える。このときＥ（ｔ）として逆正接関数の
微分形 Ｅ（ｔ）＝１／１＋（ｔ／W50）2 ここでW50は半値幅を仮定する。
この信号Ｅ（ｔ）が入力された場合、遅延線２
の整合端ａには Ra＋Rc／２（Ra＋Rb＋Rc）｛Ｅ（ｔ）＋Ｅ（ｔ−2τd
） なる電圧が発生する。
の整合端ａには Ra＋Rc／２（Ra＋Rb＋Rc）｛Ｅ（ｔ）＋Ｅ（ｔ−2τd
） なる電圧が発生する。
この整合端に発生した電圧は抵抗RbとRcによ
り分割され差動増幅器１の負の入力端には Rc／Rb＋Rc・Rb＋Rc／２（Ra＋Rb＋Rc） ｛Ｅ（ｔ）＋Ｅ（ｔ−2τd）｝ なる電圧が入力される。
り分割され差動増幅器１の負の入力端には Rc／Rb＋Rc・Rb＋Rc／２（Ra＋Rb＋Rc） ｛Ｅ（ｔ）＋Ｅ（ｔ−2τd）｝ なる電圧が入力される。
一方、遅延線の反射端ｂは特性インピーダンス
で整合されておらず、この場合整合端ａより入力
された信号は遅延時間τdだけ遅れて反射端ｂで全
反射し、その時反射端には整合端ａより入力され
た信号電圧の２倍の電圧が発生する。信号源３よ
りＥ（ｔ）なる信号を入力した場合、反射端ｂに
は Rb＋Rc／Ra＋Rb＋RcＥ（ｔ−τd） なる電圧が発生する。
で整合されておらず、この場合整合端ａより入力
された信号は遅延時間τdだけ遅れて反射端ｂで全
反射し、その時反射端には整合端ａより入力され
た信号電圧の２倍の電圧が発生する。信号源３よ
りＥ（ｔ）なる信号を入力した場合、反射端ｂに
は Rb＋Rc／Ra＋Rb＋RcＥ（ｔ−τd） なる電圧が発生する。
よつて、差動増幅器の出力は
Ｇ（Rb＋Rc）／２（Ra＋Rb＋Rc）
〔2E（ｔ−τd）−Rc／Rb＋Rc
｛Ｅ（ｔ）＋Ｅ（ｔ−2τd）｝〕
となる。ここで
Ｋ＝Rc／２（Rb＋Rc）
とおくと、
ＧRb＋Rc／Ra＋Rb＋Rc
〔Ｅ（ｔ−τd）−Ｋ｛Ｅ（ｔ）＋Ｅ（ｔ−2τd）
｝〕 となる。
｝〕 となる。
ここで、あらためてｔ−τdをｔとおきなおす
と、この波形等化回路は原波形信号から時間τdだ
け遅れた信号と進んだ信号の和を波形等化率Ｋ倍
し、両者の差を出力することになる。この波形等
化による効果を示したのが第４図であり、イは半
値幅W50なる入力孤立波形、ロはそれに対し時間
τdだけ進め、波形等化率Ｋ倍した信号並びに時間
τdだけ遅らせ、波形等化率Ｋ倍した信号を示す。
ハは波形等化後の孤立波であり、図のように等化
後の半値幅は等化前に比べ狭くなつている。
と、この波形等化回路は原波形信号から時間τdだ
け遅れた信号と進んだ信号の和を波形等化率Ｋ倍
し、両者の差を出力することになる。この波形等
化による効果を示したのが第４図であり、イは半
値幅W50なる入力孤立波形、ロはそれに対し時間
τdだけ進め、波形等化率Ｋ倍した信号並びに時間
τdだけ遅らせ、波形等化率Ｋ倍した信号を示す。
ハは波形等化後の孤立波であり、図のように等化
後の半値幅は等化前に比べ狭くなつている。
一般に磁気デイスク装置は信号対雑音比の確保
のため、信号処理回路の入力、出力は差動の形体
で構成することが多い。しかし、従来の波形等化
回路は第３図で示したごとく、入力が差動で構成
されておらず、この部分で差動系をくずすことに
なり、外来雑音に対し信号対雑音比の悪化を招く
ことになる。
のため、信号処理回路の入力、出力は差動の形体
で構成することが多い。しかし、従来の波形等化
回路は第３図で示したごとく、入力が差動で構成
されておらず、この部分で差動系をくずすことに
なり、外来雑音に対し信号対雑音比の悪化を招く
ことになる。
この発明は上記のような問題点を解消するため
になされたもので、差動入力のまま波形等化を施
し、ピークシフトを軽減する回路を得ることを目
的とする。
になされたもので、差動入力のまま波形等化を施
し、ピークシフトを軽減する回路を得ることを目
的とする。
この発明に係る磁気デイスク装置の波形等化回
路は、差動増幅器の正負２つの入力端子間に抵抗
を介して遅延線を接続し、また、波形等化回路に
入力する差動信号波形は抵抗を介して差動増幅器
の正負入力端子に接続したものである。
路は、差動増幅器の正負２つの入力端子間に抵抗
を介して遅延線を接続し、また、波形等化回路に
入力する差動信号波形は抵抗を介して差動増幅器
の正負入力端子に接続したものである。
この発明における波形等化回路は、入力、出力
とも差動の形体をとり、波形等化、増幅され、信
号対雑音比を悪化させることなく、ピークシフト
を軽減させることができる。
とも差動の形体をとり、波形等化、増幅され、信
号対雑音比を悪化させることなく、ピークシフト
を軽減させることができる。
以下、この発明の一実施例を図について説明す
る。この波形等化回路は入力信号Ｅ（ｔ）からそ
れを波形等化率Ｋ倍し、さらに遅延量τdだけ遅れ
た信号を差し引くことにより波形等化を行うもの
である。
る。この波形等化回路は入力信号Ｅ（ｔ）からそ
れを波形等化率Ｋ倍し、さらに遅延量τdだけ遅れ
た信号を差し引くことにより波形等化を行うもの
である。
第１図において、１は入力インピーダンスが非
常に大きい差動増幅器であり、２は差動増幅器１
の差動入力端にそれぞれ波形等化率Ｋの設定のた
めの第１、第２の抵抗Rbを介して接続された遅
延量τdを持つ遅延線であり、３は差動増幅器１の
正入力端子ａに波形等化率Ｋの設定のための第３
の抵抗Raを介して接続された信号源であり、４
は差動増幅器１の負入力端子ｂに波形等化率Ｋの
設定のための第４の抵抗Raを介して接続され、
信号源３とともに差動信号を出力する信号源であ
る。
常に大きい差動増幅器であり、２は差動増幅器１
の差動入力端にそれぞれ波形等化率Ｋの設定のた
めの第１、第２の抵抗Rbを介して接続された遅
延量τdを持つ遅延線であり、３は差動増幅器１の
正入力端子ａに波形等化率Ｋの設定のための第３
の抵抗Raを介して接続された信号源であり、４
は差動増幅器１の負入力端子ｂに波形等化率Ｋの
設定のための第４の抵抗Raを介して接続され、
信号源３とともに差動信号を出力する信号源であ
る。
また、Rcは第３、第４および第１、第２の抵
抗Ra，Rbとともに遅延線２の特性インピーダン
スR0と整合するため、遅延線のそれぞれの両端
と接地する第５，第６の抵抗である。
抗Ra，Rbとともに遅延線２の特性インピーダン
スR0と整合するため、遅延線のそれぞれの両端
と接地する第５，第６の抵抗である。
このとき遅延線２の特性インピーダンスR0は
各抵抗によつて整合されており、信号線３，４の
出力インピーダンスが非常に小さく、かつ差動増
幅器１の入力インピーダンスが非常に大きいとし
て、 R0＝（Ra＋Rb）Rc／Ra＋Rb＋Rc が整合条件となる。
各抵抗によつて整合されており、信号線３，４の
出力インピーダンスが非常に小さく、かつ差動増
幅器１の入力インピーダンスが非常に大きいとし
て、 R0＝（Ra＋Rb）Rc／Ra＋Rb＋Rc が整合条件となる。
次にこの波形等化回路の動作について説明す
る。
る。
信号源３と４から孤立波としてそれぞれＥ（ｔ）
と−Ｅ（ｔ）が入力されていると仮定する。この
時、差動増幅器１の入力端ａには K0E（ｔ）−K1E（ｔ−τd） なる電圧が発生する。ここで K0＝Rb＋Re／Ra＋Rb＋Re K1＝Re／Ra＋Rb＋Re・Ra／Ra＋Rb Re＝Rc・Rd／Rc＋Rd Rd＝Rc・（Ra＋Rb）／Rc＋（Ra＋Rb） である。なお、ここでK0E（ｔ）を第２図イに、
K1E（ｔ−τd）を同図ロに、K0E（ｔ）−K1E（ｔ−
τd）を同図ハに示す。また差動増幅器１のもう一
方の入力端ｂにも、この電圧の逆極性の電圧が発
生する。
と−Ｅ（ｔ）が入力されていると仮定する。この
時、差動増幅器１の入力端ａには K0E（ｔ）−K1E（ｔ−τd） なる電圧が発生する。ここで K0＝Rb＋Re／Ra＋Rb＋Re K1＝Re／Ra＋Rb＋Re・Ra／Ra＋Rb Re＝Rc・Rd／Rc＋Rd Rd＝Rc・（Ra＋Rb）／Rc＋（Ra＋Rb） である。なお、ここでK0E（ｔ）を第２図イに、
K1E（ｔ−τd）を同図ロに、K0E（ｔ）−K1E（ｔ−
τd）を同図ハに示す。また差動増幅器１のもう一
方の入力端ｂにも、この電圧の逆極性の電圧が発
生する。
このとき波形等化率Ｋは
Ｋ＝K1／K0＝Ra・Re／（Rb＋Re）（Ra＋Rb）
で表わすことができる。
すなわち、この波形等化回路は孤立波Ｅ（ｔ）
に対して、その波形を波形等化率Ｋ倍し、さらに
遅延量τdだけ遅らせた信号を差し引くことにより
可能となる。
に対して、その波形を波形等化率Ｋ倍し、さらに
遅延量τdだけ遅らせた信号を差し引くことにより
可能となる。
このように上記実施例によれば、差動増幅器の
正負入力端子に、それぞれ抵抗を介して差動信号
を入力すると共に、この入力信号を分圧抵抗によ
り減衰させ、遅延線を介して差動増幅器の各々相
手側端子に供給しているので、半値幅W50を狭く
することができ、かつ外来雑音の影響も軽減しう
るものである。
正負入力端子に、それぞれ抵抗を介して差動信号
を入力すると共に、この入力信号を分圧抵抗によ
り減衰させ、遅延線を介して差動増幅器の各々相
手側端子に供給しているので、半値幅W50を狭く
することができ、かつ外来雑音の影響も軽減しう
るものである。
なお、この波形等化回路の説明においては、第
２図のような対称な孤立波を入力した場合の例に
ついて示したが、例えば記録媒体や磁気ヘツドの
条件によつては孤立波そのものが対称でない場合
もある。例えば図５に示す孤立波の場合にも、こ
の波形等化回路を適用することにより、半値幅
W50を狭くすることが可能となる。
２図のような対称な孤立波を入力した場合の例に
ついて示したが、例えば記録媒体や磁気ヘツドの
条件によつては孤立波そのものが対称でない場合
もある。例えば図５に示す孤立波の場合にも、こ
の波形等化回路を適用することにより、半値幅
W50を狭くすることが可能となる。
以上のように本発明に係る波形等化回路によれ
ば、磁気ヘツドから読み出される波形を整形し、
半値幅W50を小さくすることによつて、ピークシ
フトを軽減でき、同時に外来雑音の影響も軽減で
きるため、信頼性の高い読み出し回路を実現する
ことができる。
ば、磁気ヘツドから読み出される波形を整形し、
半値幅W50を小さくすることによつて、ピークシ
フトを軽減でき、同時に外来雑音の影響も軽減で
きるため、信頼性の高い読み出し回路を実現する
ことができる。
第１図はこの発明の一実施例による波形等化回
路の回路図、第２図はこの発明による波形等化の
原理を模した図、第３図は従来の波形等化回路の
回路図、第４図は従来の波形等化の原理を模した
図、第５図はこの発明による他の波形等化の原理
を模した図である。 図中、１は差動増幅器、２は遅延線、３は信号
源、Raは第３、第４の抵抗、Rbは第１、第２の
抵抗、Rcは第５、第６の抵抗である。なお、図
中同一符号は同一または相当部分を示すものとす
る。
路の回路図、第２図はこの発明による波形等化の
原理を模した図、第３図は従来の波形等化回路の
回路図、第４図は従来の波形等化の原理を模した
図、第５図はこの発明による他の波形等化の原理
を模した図である。 図中、１は差動増幅器、２は遅延線、３は信号
源、Raは第３、第４の抵抗、Rbは第１、第２の
抵抗、Rcは第５、第６の抵抗である。なお、図
中同一符号は同一または相当部分を示すものとす
る。
Claims (1)
- １ 磁気記録装置の信号読出し回路に含まれる波
形等化回路において、差動増幅器の正負２つの入
力端子にそれぞれ第１、第２の抵抗を接続し、前
記第１、第２の抵抗の他の端子は２つの接続端子
を持つ遅延線にそれぞれ接続され、また、差動入
力信号のそれぞれ正負極性信号はそれぞれ第３、
第４の抵抗を介して前記差動増幅器の正負２つの
入力端子と接続され、さらに前記遅延線の２つ接
続端子には他方が接地された第５、第６の抵抗が
接続された回路構成からなり、前記遅延線の特性
インピーダンスとの整合は第１、第２、第３、第
４、第５、第６の抵抗の組合せで行うことを特徴
とする波形等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26856185A JPS62128607A (ja) | 1985-11-29 | 1985-11-29 | 波形等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26856185A JPS62128607A (ja) | 1985-11-29 | 1985-11-29 | 波形等化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128607A JPS62128607A (ja) | 1987-06-10 |
| JPH0328085B2 true JPH0328085B2 (ja) | 1991-04-18 |
Family
ID=17460236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26856185A Granted JPS62128607A (ja) | 1985-11-29 | 1985-11-29 | 波形等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128607A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56154815A (en) * | 1980-04-09 | 1981-11-30 | Sperry Rand Corp | Delay line spectrum shaping differentiating circuit with signal detecting balanced tap |
-
1985
- 1985-11-29 JP JP26856185A patent/JPS62128607A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56154815A (en) * | 1980-04-09 | 1981-11-30 | Sperry Rand Corp | Delay line spectrum shaping differentiating circuit with signal detecting balanced tap |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128607A (ja) | 1987-06-10 |
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