JPH03263372A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03263372A JPH03263372A JP6154990A JP6154990A JPH03263372A JP H03263372 A JPH03263372 A JP H03263372A JP 6154990 A JP6154990 A JP 6154990A JP 6154990 A JP6154990 A JP 6154990A JP H03263372 A JPH03263372 A JP H03263372A
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- JP
- Japan
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- fets
- gate
- wiring
- gate electrode
- shape
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000003491 array Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体装置、特にゲートアレイを構成するＦＥ
Ｔのゲート電極の形状に関し、接続配線の交差を避ける
のに配線を迂回させる不利を解消することを目的とし、 半導体基板上にマトリックスに配置したＦＥＴの中、１
個のＦＥＴのゲート電極を他の２個のＦＥＴの間に延在
する形状として構成する。
Ｔのゲート電極の形状に関し、接続配線の交差を避ける
のに配線を迂回させる不利を解消することを目的とし、 半導体基板上にマトリックスに配置したＦＥＴの中、１
個のＦＥＴのゲート電極を他の２個のＦＥＴの間に延在
する形状として構成する。
本発明はゲートアレイの素子電極の形状に関わり、特に
電界効果トランジスタ（ＦＥＴ）のゲート電極の形状に
関わる。
電界効果トランジスタ（ＦＥＴ）のゲート電極の形状に
関わる。
ゲートアレイは、半導体基板にトランジスタのような能
動素子や受動素子を形成し、内部配線のみ未形成とした
もので、配線パターンを適宜設定することによりユーザ
の要求に合った集積回路（ＩＣ）が得られ、受注から納
品までの期間が短縮されるという特徴を備えている。
動素子や受動素子を形成し、内部配線のみ未形成とした
もので、配線パターンを適宜設定することによりユーザ
の要求に合った集積回路（ＩＣ）が得られ、受注から納
品までの期間が短縮されるという特徴を備えている。
この種のＩＣは一般にＡＳＩＣと呼ばれ、形成済のゲー
トとして配列されるのはＯＲ回路やフリップフロップ回
路のような特定の機能を備えた回路である場合の他、少
数のトランジスタの組み合わせで特定の機能は持たない
ものを配列の単位とするものがある。本発明は後者即ち
１個乃至少数個のトランジスタを構成単位として配列し
たゲートアレイを対象とするものであり、トランジスタ
はＦＥＴである。
トとして配列されるのはＯＲ回路やフリップフロップ回
路のような特定の機能を備えた回路である場合の他、少
数のトランジスタの組み合わせで特定の機能は持たない
ものを配列の単位とするものがある。本発明は後者即ち
１個乃至少数個のトランジスタを構成単位として配列し
たゲートアレイを対象とするものであり、トランジスタ
はＦＥＴである。
ゲートアレイでは、ＩＣとしての機能を定める内部配線
は可能な限り少ない層数の配線で実現することが求めら
れ、出来れば１層の配線パターンで必要な全ての接続が
なされることが望ましい。
は可能な限り少ない層数の配線で実現することが求めら
れ、出来れば１層の配線パターンで必要な全ての接続が
なされることが望ましい。
この場合には配線を交差させることはできないため、例
えば第４図に於けるゲート電極間の接続のように、結線
図で直に接続されている配線であっても、実地には迂回
させて形成しなければならないことも起こる。
えば第４図に於けるゲート電極間の接続のように、結線
図で直に接続されている配線であっても、実地には迂回
させて形成しなければならないことも起こる。
〔従来の技術と発明が解決しようとする課題〕内部配線
の実現を容易にするため、ＦＥＴのゲート電極に若干の
延長部を持たせておき、或いは複数のＦＥＴのゲートを
連続したものとして形成しておくことが従来から行われ
ている。特に反対導電型のＦＥＴを組み合わせて用いる
ＣＭＯ８型Ｏ８トアレイＩＣでは、ゲート電極接続パタ
ーンに類型的な部分が多いことから、特定の接続を予想
したゲート電極形状がしばしば採用されている。
の実現を容易にするため、ＦＥＴのゲート電極に若干の
延長部を持たせておき、或いは複数のＦＥＴのゲートを
連続したものとして形成しておくことが従来から行われ
ている。特に反対導電型のＦＥＴを組み合わせて用いる
ＣＭＯ８型Ｏ８トアレイＩＣでは、ゲート電極接続パタ
ーンに類型的な部分が多いことから、特定の接続を予想
したゲート電極形状がしばしば採用されている。
例えば第３図（ａ）〜（Ｃ）に示されるのは、ｐ型とｎ
型夫々２個のＦＥＴを１組としてゲート電極を工夫した
ものの例である。これ等の従来例はいづれも、Ｓ／Ｄを
共有する形で直列に接続された同導電型の１対のＦＥＴ
と反対導電型の同じものを隣接配置し、合計４個のＦＥ
Ｔを配列単位としている。
型夫々２個のＦＥＴを１組としてゲート電極を工夫した
ものの例である。これ等の従来例はいづれも、Ｓ／Ｄを
共有する形で直列に接続された同導電型の１対のＦＥＴ
と反対導電型の同じものを隣接配置し、合計４個のＦＥ
Ｔを配列単位としている。
同図（ａ）は互いに隣あう反対導電型のＦＥＴのゲート
電極ｌを連結し、一体とした形状である。このように予
め接続された箇所が多いと、これに合わない配線を設け
る箇所では迂回路が長くなったり、使えないＦＥＴが増
えるといった不都合が生じる。特に第４図の例のように
、ゲート電極どうしが交差接続される回路に対しては不
適合性が甚だしくなる。
電極ｌを連結し、一体とした形状である。このように予
め接続された箇所が多いと、これに合わない配線を設け
る箇所では迂回路が長くなったり、使えないＦＥＴが増
えるといった不都合が生じる。特に第４図の例のように
、ゲート電極どうしが交差接続される回路に対しては不
適合性が甚だしくなる。
同図（ｂ）のように、図（ａ）の２個のゲート電極の中
の１個を不連続としておけば、それだけ非類型的接続に
対する適応性は向上することになるが、分割された部分
の接続が必要な回路も当然存在するから、ゲートアレイ
の機能を決定する配線パターンが複雑化する。
の１個を不連続としておけば、それだけ非類型的接続に
対する適応性は向上することになるが、分割された部分
の接続が必要な回路も当然存在するから、ゲートアレイ
の機能を決定する配線パターンが複雑化する。
これを更に押し進め、ゲート電極の予備的な接続を全て
解消してバイアホール用のパッドだけを設けたものが同
図（Ｃ）のパターンである。これは形成すべき回路への
適応性のみを重視したもので、類型的接続は予め形成し
ておくのが有利という考えとは相客れないものである。
解消してバイアホール用のパッドだけを設けたものが同
図（Ｃ）のパターンである。これは形成すべき回路への
適応性のみを重視したもので、類型的接続は予め形成し
ておくのが有利という考えとは相客れないものである。
本発明の目的は、ＦＥＴを構成要素とするゲートアレイ
に於いて、新規なゲート電極形状を採用することにより
、配線パターンの形成に適応性の優れたゲートアレイを
提供することである。
に於いて、新規なゲート電極形状を採用することにより
、配線パターンの形成に適応性の優れたゲートアレイを
提供することである。
上記目的を達成するため、本発明のＦＥＴ型ゲートアレ
イでは 半導体基板上に行列配置された電界効果トランジスタの
１個のゲート電極（２）が屈曲部を有し、該屈曲部が他
の２個のトランジスタのゲート電極（１）の間に延在す
るように配置されている。
イでは 半導体基板上に行列配置された電界効果トランジスタの
１個のゲート電極（２）が屈曲部を有し、該屈曲部が他
の２個のトランジスタのゲート電極（１）の間に延在す
るように配置されている。
本発明の如きゲート電極が設けられていると、ゲート電
極どうしを交差接続することも平行に接続することも、
共に容易となる。この点は次項「実施例」の中で明らか
にされる。
極どうしを交差接続することも平行に接続することも、
共に容易となる。この点は次項「実施例」の中で明らか
にされる。
第１図は本発明の実施例であるＦＥＴ型のゲート電極形
状を示す図である。配列単位がｐ型、ｎ型夫々２個のＦ
ＥＴから成る点は上記従来例と同じであるが、−見して
明らかなように、ｐ型ＦＥＴの１個のゲート電極２が、
他のｐ型ＦＥＴとそれに隣接するｎ型ＦＥＴの間まで延
長された形状となっている点が従来技術と異なっている
。その他のＦＥＴのゲート電極１は個々に分離して設け
られている。
状を示す図である。配列単位がｐ型、ｎ型夫々２個のＦ
ＥＴから成る点は上記従来例と同じであるが、−見して
明らかなように、ｐ型ＦＥＴの１個のゲート電極２が、
他のｐ型ＦＥＴとそれに隣接するｎ型ＦＥＴの間まで延
長された形状となっている点が従来技術と異なっている
。その他のＦＥＴのゲート電極１は個々に分離して設け
られている。
ゲート電極をこのような形状とすることにより、第３図
（ａ）のような平行接続と第４図の回路に見られる交差
接続とが、いづれも容易に形成される。
（ａ）のような平行接続と第４図の回路に見られる交差
接続とが、いづれも容易に形成される。
第２図（ａ）は平行接続を示す図であり、そのために配
線パターンに加えられる部分が太い実線３で表示されて
いる。また同図（ｂ）には交差接続の場合が示されてい
るが、いづれの場合も、単純な形の短い配線パターンを
設けるだけで所望の接続が実現している。なお、符号４
はバイアホールを示す。
線パターンに加えられる部分が太い実線３で表示されて
いる。また同図（ｂ）には交差接続の場合が示されてい
るが、いづれの場合も、単純な形の短い配線パターンを
設けるだけで所望の接続が実現している。なお、符号４
はバイアホールを示す。
この種の半導体装置の典型的な構成では、基板は、短結
晶Ｓｉであり、ゲート電極はポリＳｉである。また、上
記の図で、点線で囲まれた領域は基板と反対導電型の不
純物が導入され、ＦＥＴのＳ／Ｄとなる領域である。
晶Ｓｉであり、ゲート電極はポリＳｉである。また、上
記の図で、点線で囲まれた領域は基板と反対導電型の不
純物が導入され、ＦＥＴのＳ／Ｄとなる領域である。
第４図は交差接続が必要な回路を例示する図であって、
図に於いて
１はゲート電極、
２は延長されたゲート電極、
３は配線パターン中に設けられる接続線、４はバイアホ
ール である。
ール である。
以上説明したように、本発明によればゲートアレイに設
ける配線パターンの設計が極めて容易となる。特に交差
接続を形成する場合、従来例に比べ必要な配線パターン
が著しく簡略化されたものになる。
ける配線パターンの設計が極めて容易となる。特に交差
接続を形成する場合、従来例に比べ必要な配線パターン
が著しく簡略化されたものになる。
第１図は本発明のゲート電極形状を示す図、第２図は本
発明による配線例を示す図、第３図は従来のゲート電極
形状を示す図、従来例のゲート電極形状を示す図 第 図 交差接続が必要な回路を例示する因 業 図
発明による配線例を示す図、第３図は従来のゲート電極
形状を示す図、従来例のゲート電極形状を示す図 第 図 交差接続が必要な回路を例示する因 業 図
Claims (1)
- 半導体基板上に行列配置された電界効果トランジスタの
１個のゲート電極（２）が屈曲部を有し、該屈曲部が他
の２個のトランジスタのゲート電極（１）の間に延在す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154990A JPH03263372A (ja) | 1990-03-13 | 1990-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154990A JPH03263372A (ja) | 1990-03-13 | 1990-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263372A true JPH03263372A (ja) | 1991-11-22 |
Family
ID=13174312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6154990A Pending JPH03263372A (ja) | 1990-03-13 | 1990-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263372A (ja) |
-
1990
- 1990-03-13 JP JP6154990A patent/JPH03263372A/ja active Pending
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