JPH03260992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03260992A JPH03260992A JP2058925A JP5892590A JPH03260992A JP H03260992 A JPH03260992 A JP H03260992A JP 2058925 A JP2058925 A JP 2058925A JP 5892590 A JP5892590 A JP 5892590A JP H03260992 A JPH03260992 A JP H03260992A
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- 230000010354 integration Effects 0.000 abstract description 7
- 238000011084 recovery Methods 0.000 abstract description 6
- 230000006870 function Effects 0.000 abstract description 2
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- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Power Engineering (AREA)
- Dram (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
多数の記憶セルに対しそれぞれセル情報の書き込み及び
読出しを行う半導体記憶装置に関し、配線及び回路構成
を簡素化して高集積化を図るとともに、データバス間の
電位差縮小動作のタイミング調整を容易化することを目
的とし、書き込み動作時にはデータバス間の電位差を拡
大して書き込み動作を行い、読出動作時にはデータバス
間の電位差を縮小する振幅制限回路を有する半導体記憶
装置であって、データバス間の電位差を拡張する書き込
み動作と、拡張された両データバス間の電位差を書き込
み動作終了後に信号読出動作のための電位差に縮小する
復元動作とを共通の書き込み制御信号に基づいて共通の
出力トランジスタで行う書き込み復元回路を備えて構成
する。
読出しを行う半導体記憶装置に関し、配線及び回路構成
を簡素化して高集積化を図るとともに、データバス間の
電位差縮小動作のタイミング調整を容易化することを目
的とし、書き込み動作時にはデータバス間の電位差を拡
大して書き込み動作を行い、読出動作時にはデータバス
間の電位差を縮小する振幅制限回路を有する半導体記憶
装置であって、データバス間の電位差を拡張する書き込
み動作と、拡張された両データバス間の電位差を書き込
み動作終了後に信号読出動作のための電位差に縮小する
復元動作とを共通の書き込み制御信号に基づいて共通の
出力トランジスタで行う書き込み復元回路を備えて構成
する。
この発明は多数の記憶セルに対しそれぞれセル情報の書
き込み及び読出しを行う半導体記憶装置に関するもので
ある。
き込み及び読出しを行う半導体記憶装置に関するもので
ある。
ＤＲＡＭ等の半導体記憶装置では一対のデータバスを介
して各セルに対し相補信号の書き込みあるいは読出動作
を行う。そして、書き込み動作時には両データバス間の
電位差をほぼ電源電圧まで拡大して書き込み動作を実施
し、読出動作時には両データバス間の電位差を縮小して
読出速度を向上させている。
して各セルに対し相補信号の書き込みあるいは読出動作
を行う。そして、書き込み動作時には両データバス間の
電位差をほぼ電源電圧まで拡大して書き込み動作を実施
し、読出動作時には両データバス間の電位差を縮小して
読出速度を向上させている。
従来のＤＲＡＭにおけるデータバスの電圧管理装置を第
５図〜第８図に従って説明すると、第５図に示すように
多数の記憶セルに対し相補信号を書き込みあるいは読出
すためのデータバスＤＢ １゜ＤＢ２には各記憶セルに
対しデータバスＤＢ １゜ＤＢ２を介してセル情報を書
き込むための書き込み回路ｌと、書き込み回路１による
書き込み動作によってほぼ電源電圧まで拡大されたデー
タバスＤＢ１、ＤＢ２間の電位差を縮小するための復元
回路２と、セル情報の読出時にデータバスＤＢ １゜Ｄ
Ｂ２間の電位差を前記復元回路２で縮小された電位差に
維持する振幅制限回路３とが接続されている。
５図〜第８図に従って説明すると、第５図に示すように
多数の記憶セルに対し相補信号を書き込みあるいは読出
すためのデータバスＤＢ １゜ＤＢ２には各記憶セルに
対しデータバスＤＢ １゜ＤＢ２を介してセル情報を書
き込むための書き込み回路ｌと、書き込み回路１による
書き込み動作によってほぼ電源電圧まで拡大されたデー
タバスＤＢ１、ＤＢ２間の電位差を縮小するための復元
回路２と、セル情報の読出時にデータバスＤＢ １゜Ｄ
Ｂ２間の電位差を前記復元回路２で縮小された電位差に
維持する振幅制限回路３とが接続されている。
書き込み回路１は例えば第６図に示すように構成され、
一方の入力端子にはＨレベルあるいはＬレベルのデータ
信号ＤＡが入力され、他方の入力端子には書き込み動作
時にはＨレベル、読出動作時にはＬレベルの書き込み制
御信号ＷＥが人力される。そして、データ信号−Ｄ Ａ
がＨレベルの状態でＨレベルの書き込み制御信号ＷＥが
入ノＪされると、ＡＮＤ回路４ａがＨレベルの信号を出
力してトランジスタＴ ｒ１、 Ｔ ｒ４がオンされ、
インバータ５ａの作用によりＡＮＤ回路４ｂがＬレベル
の信号を出力してトランジスタＴ ｒ２． Ｔ ｒ３
がオフされる。従って、データバスＤＢＩにはほぼ電源
電圧Ｖｃｃ−ＶｔｈＮが出力され、データバスＤＢ２に
は電源電圧ＶＥＲが出力されて、両データバスＤＢ １
゜ＤＢ２間の電位差はほぼ電源電圧Ｖｃｃと同ＶＥＥの
電位差となる。
一方の入力端子にはＨレベルあるいはＬレベルのデータ
信号ＤＡが入力され、他方の入力端子には書き込み動作
時にはＨレベル、読出動作時にはＬレベルの書き込み制
御信号ＷＥが人力される。そして、データ信号−Ｄ Ａ
がＨレベルの状態でＨレベルの書き込み制御信号ＷＥが
入ノＪされると、ＡＮＤ回路４ａがＨレベルの信号を出
力してトランジスタＴ ｒ１、 Ｔ ｒ４がオンされ、
インバータ５ａの作用によりＡＮＤ回路４ｂがＬレベル
の信号を出力してトランジスタＴ ｒ２． Ｔ ｒ３
がオフされる。従って、データバスＤＢＩにはほぼ電源
電圧Ｖｃｃ−ＶｔｈＮが出力され、データバスＤＢ２に
は電源電圧ＶＥＲが出力されて、両データバスＤＢ １
゜ＤＢ２間の電位差はほぼ電源電圧Ｖｃｃと同ＶＥＥの
電位差となる。
一方、データ信号ＤＡがＬレベルの状態でＨレベルの書
き込み制御信号ＷＥが入力されると、ＡＮＤ回路４ｂが
Ｈレベルの信号を出力してトランジスタＴ ｒ２．
Ｔ ｒ３がオンされ、ＡＮＤ回路４ａがＬレベルの信号
を出力してトランジスタＴｒｉ、 Ｔｒ４がオフされ
るため、両データバスＤＢ１、ＤＢ２の電位が反転する
。
き込み制御信号ＷＥが入力されると、ＡＮＤ回路４ｂが
Ｈレベルの信号を出力してトランジスタＴ ｒ２．
Ｔ ｒ３がオンされ、ＡＮＤ回路４ａがＬレベルの信号
を出力してトランジスタＴｒｉ、 Ｔｒ４がオフされ
るため、両データバスＤＢ１、ＤＢ２の電位が反転する
。
復元回路２は第７図に示すように構成され、入力端子に
は前記書き込み制御信号ＷＥが入力され、その書き込み
制御信号ＷＥＩＪ＜ＮＯＲ回路６ａの一方の入力端子に
直接人ツノされるとともに、他方の入力端子にはインバ
ータ５ｂを介して入力される。
は前記書き込み制御信号ＷＥが入力され、その書き込み
制御信号ＷＥＩＪ＜ＮＯＲ回路６ａの一方の入力端子に
直接人ツノされるとともに、他方の入力端子にはインバ
ータ５ｂを介して入力される。
ＮＯＲ回路６ａの出力端子にはトランジスタＴ ｒ５゜
Ｔｒ６のゲートが接続され、両トランジスタＴ ｒ５゜
Ｔｒ６のドレインは電源Ｖｃｃに接続されるとともにソ
ースはデータバスＤＢ１、ＤＢ２にそれぞれ接続されて
いる。
Ｔｒ６のゲートが接続され、両トランジスタＴ ｒ５゜
Ｔｒ６のドレインは電源Ｖｃｃに接続されるとともにソ
ースはデータバスＤＢ１、ＤＢ２にそれぞれ接続されて
いる。
このような構成により書き込み動作時にＨレベルの書き
込み制御信号ＷＥが入力されてもトランジスタＴ ｒ５
． Ｔ ｒ６はオフされたままで、この状態から書き
込み制御信号ＷＥがＬレベルに移行するとインバータ５
ｂの動作時間分だけＮＯＲ回路６ａからＨレベルの信号
が出力されてトランジスタＴ ｒ５． Ｔ ｒ６がオン
され、データバスＤＢ１、ＤＢ２の一方がＶ ｃｃ −
Ｖ ｔｈＮまで引き上げられ、他方がＶｃｃ−ＶｔｈＮ
−０，５Ｖ程度まで引き上げられる。従って、書き込
み動作から読出動作に移行するとデータバスＤＢ１、Ｄ
Ｂ２の電位差は電源電圧Ｖｃｃ−ＶｔｈＮと同ＶＥＥの
電位差から電源ＶｃｃＶ ｔｈＮとその電源Ｖ ｃｃ
−Ｖ ｔｈＮから０．５Ｖ下がった電圧との電位差に圧
縮される。なお、この０゜５ｖの電位差はデータバス対
において同データバスに接続されるセンスアンプ、コラ
ムゲート及び前記振幅制限回路３等の動作により生じる
。よって、本例では０．５Ｖとしであるが任意に設定可
能である。
込み制御信号ＷＥが入力されてもトランジスタＴ ｒ５
． Ｔ ｒ６はオフされたままで、この状態から書き
込み制御信号ＷＥがＬレベルに移行するとインバータ５
ｂの動作時間分だけＮＯＲ回路６ａからＨレベルの信号
が出力されてトランジスタＴ ｒ５． Ｔ ｒ６がオン
され、データバスＤＢ１、ＤＢ２の一方がＶ ｃｃ −
Ｖ ｔｈＮまで引き上げられ、他方がＶｃｃ−ＶｔｈＮ
−０，５Ｖ程度まで引き上げられる。従って、書き込
み動作から読出動作に移行するとデータバスＤＢ１、Ｄ
Ｂ２の電位差は電源電圧Ｖｃｃ−ＶｔｈＮと同ＶＥＥの
電位差から電源ＶｃｃＶ ｔｈＮとその電源Ｖ ｃｃ
−Ｖ ｔｈＮから０．５Ｖ下がった電圧との電位差に圧
縮される。なお、この０゜５ｖの電位差はデータバス対
において同データバスに接続されるセンスアンプ、コラ
ムゲート及び前記振幅制限回路３等の動作により生じる
。よって、本例では０．５Ｖとしであるが任意に設定可
能である。
振幅制限回路３は第８図に示すように構成され、入力端
子には前記書き込み制御信号ＷＥが入力され、その書き
込み制御信号ＷＥがＮＯＲ回路６ｂの一方の入ツノ端子
に直接入力されるとともに、他方の入力端子にバッファ
回路７を介して入力される。ＮＯＲ回路６ｂの出力端子
にはトランジスタＴ ｒ７． Ｔ ｒ８のゲートが接続
され、両トランジスタＴ ｒ７． Ｔ ｒ８のドレイ
ンは電源Ｖｃｃに接続されるとともにソースはデータバ
スＤＢ１、ＤＢ２にそれぞれ接続されている。
子には前記書き込み制御信号ＷＥが入力され、その書き
込み制御信号ＷＥがＮＯＲ回路６ｂの一方の入ツノ端子
に直接入力されるとともに、他方の入力端子にバッファ
回路７を介して入力される。ＮＯＲ回路６ｂの出力端子
にはトランジスタＴ ｒ７． Ｔ ｒ８のゲートが接続
され、両トランジスタＴ ｒ７． Ｔ ｒ８のドレイ
ンは電源Ｖｃｃに接続されるとともにソースはデータバ
スＤＢ１、ＤＢ２にそれぞれ接続されている。
このような構成により書き込み動作時にＨレベルの書き
込み制御信号ＷＥか入力されるとトランジスタＴ ｒ５
． Ｔ ｒ６はオフされ、この状態から書き込み制御
信号ＷＥがＬレベルに移行するとバッファ回路７の動作
時間分だけ遅れてＮＯＲ回路６ａからＨレベルの信号が
出力されてトランジスタＴｒ７． Ｔｒ８がオンされ
、データバスＤＢ１、ＤＢ２の電位が電源Ｖ ｃｃ−Ｖ
ｔｈＮと同Ｖｃｃ−ＶｔｈＮ −０゜５Ｖの間で維持
される。
込み制御信号ＷＥか入力されるとトランジスタＴ ｒ５
． Ｔ ｒ６はオフされ、この状態から書き込み制御
信号ＷＥがＬレベルに移行するとバッファ回路７の動作
時間分だけ遅れてＮＯＲ回路６ａからＨレベルの信号が
出力されてトランジスタＴｒ７． Ｔｒ８がオンされ
、データバスＤＢ１、ＤＢ２の電位が電源Ｖ ｃｃ−Ｖ
ｔｈＮと同Ｖｃｃ−ＶｔｈＮ −０゜５Ｖの間で維持
される。
なお、前記トランジスタＴｒｉ〜Ｔｒ８は全てＮチャネ
ルＭＯＳトランジスタで構成され、特に書き込み回路ｌ
と復元回路２のトランジスタは動作速度を向上させるた
めにそのサイズを大きくする必要がある。
ルＭＯＳトランジスタで構成され、特に書き込み回路ｌ
と復元回路２のトランジスタは動作速度を向上させるた
めにそのサイズを大きくする必要がある。
上記のような構成では書き込み回路１と復元回路２とが
それぞれ別個に形成されているので、各回路１，２にそ
れぞれ書き込み制御信号ＷＥを供給する配線が必要とな
って高集積化を図る上での障害となるとともに、各配線
に寄生する容量により書き込み回路１と復元回路２との
動作タイミングを揃えることが困難となるという問題点
がある。
それぞれ別個に形成されているので、各回路１，２にそ
れぞれ書き込み制御信号ＷＥを供給する配線が必要とな
って高集積化を図る上での障害となるとともに、各配線
に寄生する容量により書き込み回路１と復元回路２との
動作タイミングを揃えることが困難となるという問題点
がある。
また、復帰回路２を別個に設け、且つその動作速度を向
上きせるためにはその復帰回路２の出力トランジスタＴ
ｒ５． Ｔ ｒ６のサイズを大きくする必要があるた
め、高集積化の障害となるという問題点もある。
上きせるためにはその復帰回路２の出力トランジスタＴ
ｒ５． Ｔ ｒ６のサイズを大きくする必要があるた
め、高集積化の障害となるという問題点もある。
この発明の目的は、書き込み動作時にはデータバス間の
電位差をほぼ電源電圧まで拡大して書き込み動作を実施
し、読出動作時にはデータバス間の電位差を縮小して読
出速度を向上させる半導体記憶装置において配線及び回
路構成を簡素化して高集積化を図るとともに、書き込み
動作とデータバス間の電位差縮小動作のタイミングを容
易に調整可能とすることにある。
電位差をほぼ電源電圧まで拡大して書き込み動作を実施
し、読出動作時にはデータバス間の電位差を縮小して読
出速度を向上させる半導体記憶装置において配線及び回
路構成を簡素化して高集積化を図るとともに、書き込み
動作とデータバス間の電位差縮小動作のタイミングを容
易に調整可能とすることにある。
第１図は本発明の原理説明図である。すなわち、書き込
み動作時にはデータバスＤＢ１．ＤＢ２間の電位差をほ
ぼ電源電圧まで拡大して書き込み動作を実施し、読出動
作時にはデータバスＤＢ １゜ＤＢ２間の電位差を縮小
し、その縮小した電位差を振幅制限回路３で維持して続
出速度を向上させる半導体記憶装置に、データバスＤＢ
１、ＤＢ２間の電位差をほぼ電源電圧まで拡張する書き
込み動作と、はぼ電源電圧まで拡張された両データバス
ＤＢ１、ＤＢ２間の電位差を書き込み動作終了後に信号
読出動作のための電位差に縮小する復元動作とを共通の
書き込み制御信号ＷＥに基づいて共通の出力トランジス
タで行う書き込み復元回路１７を備えている。
み動作時にはデータバスＤＢ１．ＤＢ２間の電位差をほ
ぼ電源電圧まで拡大して書き込み動作を実施し、読出動
作時にはデータバスＤＢ １゜ＤＢ２間の電位差を縮小
し、その縮小した電位差を振幅制限回路３で維持して続
出速度を向上させる半導体記憶装置に、データバスＤＢ
１、ＤＢ２間の電位差をほぼ電源電圧まで拡張する書き
込み動作と、はぼ電源電圧まで拡張された両データバス
ＤＢ１、ＤＢ２間の電位差を書き込み動作終了後に信号
読出動作のための電位差に縮小する復元動作とを共通の
書き込み制御信号ＷＥに基づいて共通の出力トランジス
タで行う書き込み復元回路１７を備えている。
書き込み制御信号ＷＥに基づいて書き込み復元回路１７
で書き込み動作を行った後に読出動作に移行すると、書
き込み復元回路１７は書き込み動作を行った出力トラン
ジスタと共通の出力トランジスタでデータバスの電位差
を縮小する。
で書き込み動作を行った後に読出動作に移行すると、書
き込み復元回路１７は書き込み動作を行った出力トラン
ジスタと共通の出力トランジスタでデータバスの電位差
を縮小する。
以下、この発明を具体化した一実施例を第２図〜第４図
に従って説明する。
に従って説明する。
第４図に示すように、ＤＲＡＭのメモリセル１１は多数
の記憶セルで構成され、そのメモリセル１１にはセンス
アンプ入出力ゲート１２、コラムデコーダ１３及びロウ
デコーダ１４が接続され、コラムデコーダ１３及びロウ
デコーダ１４にはアドレスバッファ１５が接続されてい
る。そして、制御回路（図示しない）から出力されるア
ドレス選択信号がアドレスバッファ１５を介してコラム
デコーダ１３及びロウデコーダ１４に出ノＪされ、その
アドレス選択信号に基づいてメモリセル１１内の所定の
記憶セルが選択される。
の記憶セルで構成され、そのメモリセル１１にはセンス
アンプ入出力ゲート１２、コラムデコーダ１３及びロウ
デコーダ１４が接続され、コラムデコーダ１３及びロウ
デコーダ１４にはアドレスバッファ１５が接続されてい
る。そして、制御回路（図示しない）から出力されるア
ドレス選択信号がアドレスバッファ１５を介してコラム
デコーダ１３及びロウデコーダ１４に出ノＪされ、その
アドレス選択信号に基づいてメモリセル１１内の所定の
記憶セルが選択される。
センスアンプ入出力ゲート１２にはデータバス０
ＤＢ１、ＤＢ２が接続され、そのデータバスＤＢ１．Ｄ
Ｂ２には出力バッファ１６が接続されている。そして、
読出動作時にはコラムデコーダ１３及びロウデコーダ１
４の動作により選択された記憶セルのセル情報がセンス
アンプ入出力ゲート１２からデータバスＤＢ１、ＤＢ２
を介して出力バッファ１６に入力され、その出力バッフ
ァ１６からデータ出力Ｄｏｕｔとして出力される。
Ｂ２には出力バッファ１６が接続されている。そして、
読出動作時にはコラムデコーダ１３及びロウデコーダ１
４の動作により選択された記憶セルのセル情報がセンス
アンプ入出力ゲート１２からデータバスＤＢ１、ＤＢ２
を介して出力バッファ１６に入力され、その出力バッフ
ァ１６からデータ出力Ｄｏｕｔとして出力される。
データバスＤＰ１．ＤＢ２には前記従来例の書き込み回
路１と復元回路２の機能を併せ持つ書き込み復元回路１
７が接続され、その書き込み復元回路１７には書き込み
制御信号ＷＥが入力されるとともに、入力バッファ１８
を介してデータ入力Ｄｉｎが入力されている。そして、
書き込み動作時にはデータバスＤＢ１、ＤＢ２をほぼ電
源電圧■ｃｃと同ＶＥＥとの電位差に拡大し、書き込み
動作終了後にはデータバスＤＢ１、ＤＢ２の電位差を縮
小するように動作する。また、データバスＤＢ １゜Ｄ
Ｂ２には前記従来例と同様な振幅制限回路３が接続され
ている。なお、前記各回路はクロック信号に基づいて動
作タイミングがそれぞれ制御されている。
路１と復元回路２の機能を併せ持つ書き込み復元回路１
７が接続され、その書き込み復元回路１７には書き込み
制御信号ＷＥが入力されるとともに、入力バッファ１８
を介してデータ入力Ｄｉｎが入力されている。そして、
書き込み動作時にはデータバスＤＢ１、ＤＢ２をほぼ電
源電圧■ｃｃと同ＶＥＥとの電位差に拡大し、書き込み
動作終了後にはデータバスＤＢ１、ＤＢ２の電位差を縮
小するように動作する。また、データバスＤＢ １゜Ｄ
Ｂ２には前記従来例と同様な振幅制限回路３が接続され
ている。なお、前記各回路はクロック信号に基づいて動
作タイミングがそれぞれ制御されている。
次に、前記書き込み復元回路１７の具体的構成を第２図
に従って説明すると、この書き込み復元回路１７は前記
従来例の書き込み回路１に対しインバータ５ｃ、５ｄＸ
ＮＯＲ回路６ｃ、６ｄ及びＯＲ回路１９ａ、１９ｂを付
加したものである。
に従って説明すると、この書き込み復元回路１７は前記
従来例の書き込み回路１に対しインバータ５ｃ、５ｄＸ
ＮＯＲ回路６ｃ、６ｄ及びＯＲ回路１９ａ、１９ｂを付
加したものである。
すなわち、データ信号ＤＡはＡＮＤ回路４ａ及びインバ
ータ５ａに加えてＮＯＲ回路６ｃにも入ツノされ、書き
込み制御信号ＷＥはＡＮＤ回路４ａ。
ータ５ａに加えてＮＯＲ回路６ｃにも入ツノされ、書き
込み制御信号ＷＥはＡＮＤ回路４ａ。
４ｂに加えてインバータ５ｃ、５ｄ及びＮＯＲ回路６ｃ
、６ｄにも入力されている。インバータ５Ｃの出力信号
はＮＯＲ回路６ｃに入力され、インバータ５ｄの出力信
号はＮＯＲ回路６ｄに入力されている。
、６ｄにも入力されている。インバータ５Ｃの出力信号
はＮＯＲ回路６ｃに入力され、インバータ５ｄの出力信
号はＮＯＲ回路６ｄに入力されている。
そして、ＡＮＤ回路４ａの出力信号がトランジスタＴｒ
４のゲートに入力されるとともに、ＡＮＤ回路４ａ及び
ＮＯＲ回路６ｃの出力信号がＯＲ回路１９ａに入力され
、そのＯＲ回路１９ａの出力信号がトランジスタＴｒｌ
のゲートに入力されてい１ ２ る。また、ＡＮＤ回路４ｂの出力信号がトランジスタＴ
ｒ２のゲートに入力されるとともに、ＡＮＤ回路４ｂ及
びＮＯＲ回路６ｄの出力信号がＯＲ回路１９ｂに入力さ
れ、そのＯＲ回路１９ｂの出力信号がトランジスタＴｒ
３のゲートに入力されている。
４のゲートに入力されるとともに、ＡＮＤ回路４ａ及び
ＮＯＲ回路６ｃの出力信号がＯＲ回路１９ａに入力され
、そのＯＲ回路１９ａの出力信号がトランジスタＴｒｌ
のゲートに入力されてい１ ２ る。また、ＡＮＤ回路４ｂの出力信号がトランジスタＴ
ｒ２のゲートに入力されるとともに、ＡＮＤ回路４ｂ及
びＮＯＲ回路６ｄの出力信号がＯＲ回路１９ｂに入力さ
れ、そのＯＲ回路１９ｂの出力信号がトランジスタＴｒ
３のゲートに入力されている。
次に、上記のように構成された書き込み復元回路１７の
動作を第３図に従って説明すると、Ｈレベルのデータ信
号ＤＡが入力されている状態で書き込み制御信号ＷＥが
Ｈレベルとなって書き込み状態となると、ＡＮＤ回路４
ａからＨレベルの出力信号ＳＧＩが出力され、ＮＯＲ回
路６ＣからＬレベルの出力信号ＳＧ２が出力され続ける
。また、ＮＯＲ回路６ｄからＬレベルの出力信号ＳＧ３
が出力され続け、ＡＮＤ回路４ｂからＬレベルの出力信
号ＳＧ４が出力され続ける。すると、出力信号ＳＧ１に
よりトランジスタＴｒ４がオンされ、ＯＲ回路１９ａか
らＨレベルの出力信号ＳＧ５が出ノＪされてトランジス
タＴｒｉがオンされ、出力信号ＳＧ４によりトランジス
タＴｒ２がオフされ続けるとともに、ＯＲ回路１９ｂか
らＬレベルの出力信号ＳＧ６が出力され続けてトランジ
スタＴｒ３がオフされる。この結果、データバスＤＢＩ
はほぼ電源電圧Ｖｃｃ−ＶｔｈＮまで引き上げられ、デ
ータバスＤＢ２は電源電圧ＶＨＥまで引き下げられて書
き込み動作が行われる。
動作を第３図に従って説明すると、Ｈレベルのデータ信
号ＤＡが入力されている状態で書き込み制御信号ＷＥが
Ｈレベルとなって書き込み状態となると、ＡＮＤ回路４
ａからＨレベルの出力信号ＳＧＩが出力され、ＮＯＲ回
路６ＣからＬレベルの出力信号ＳＧ２が出力され続ける
。また、ＮＯＲ回路６ｄからＬレベルの出力信号ＳＧ３
が出力され続け、ＡＮＤ回路４ｂからＬレベルの出力信
号ＳＧ４が出力され続ける。すると、出力信号ＳＧ１に
よりトランジスタＴｒ４がオンされ、ＯＲ回路１９ａか
らＨレベルの出力信号ＳＧ５が出ノＪされてトランジス
タＴｒｉがオンされ、出力信号ＳＧ４によりトランジス
タＴｒ２がオフされ続けるとともに、ＯＲ回路１９ｂか
らＬレベルの出力信号ＳＧ６が出力され続けてトランジ
スタＴｒ３がオフされる。この結果、データバスＤＢＩ
はほぼ電源電圧Ｖｃｃ−ＶｔｈＮまで引き上げられ、デ
ータバスＤＢ２は電源電圧ＶＨＥまで引き下げられて書
き込み動作が行われる。
この状態から書き込み制御信号ＷＥがＬレベルとなって
読出動作に移行すると、ＡＮＤ回路４ａの出力信号ＳＧ
ＩはＬレベルに移行し、ＮＯＲ回路６ｃは引き続いてＬ
レベルの出力信号ＳＧ２を出力し、ＮＯＲ回路６ｄはイ
ンバータ５ｄの動作遅れ時間に相当するパルス幅でＨレ
ベルの出力信号ＳＧ３を出力し、ＡＮＤ回路４ｂは引き
続いてＬレベルの出力信号ＳＧ４を出力する。すると、
Ｌレベルの出力信号ＳＧ１、ＳＧ２によりトランジスタ
Ｔｒ４はオフされるとともに、ＯＲ回路１９ａの出力信
号ＳＧ５はＬレベルとなってトランジスタＴｒｌはオフ
される。また、ＡＮＤ回路４ｂの出力信号ＳＧ４により
トランジスタＴｒ２はオフされ、出力信号ＳＧ３により
ＯＲ回路１９ｂの出力３ ４ 信号ＳＧ６が一定のパルス幅でＨレベルとなり、このパ
ルス幅に基づく時間だけトランジスタＴｒ３がオンされ
てデータバスＤＢ２がほぼ電源電圧■ｃｃ−ＶｔｈＮ近
傍まで引き上げられる。この結果、書き込み時に電源電
圧ＶＥＲまで引き下げられていたデータバスＤＢ２はト
ランジスタ１゛「３が一定時間だけオンされることによ
り電源電圧Ｖｃｃ−ＶｔｈＮ近傍まで引き上げられて両
データバスＤＢ１、ＤＢ２の電位差が縮小される。
読出動作に移行すると、ＡＮＤ回路４ａの出力信号ＳＧ
ＩはＬレベルに移行し、ＮＯＲ回路６ｃは引き続いてＬ
レベルの出力信号ＳＧ２を出力し、ＮＯＲ回路６ｄはイ
ンバータ５ｄの動作遅れ時間に相当するパルス幅でＨレ
ベルの出力信号ＳＧ３を出力し、ＡＮＤ回路４ｂは引き
続いてＬレベルの出力信号ＳＧ４を出力する。すると、
Ｌレベルの出力信号ＳＧ１、ＳＧ２によりトランジスタ
Ｔｒ４はオフされるとともに、ＯＲ回路１９ａの出力信
号ＳＧ５はＬレベルとなってトランジスタＴｒｌはオフ
される。また、ＡＮＤ回路４ｂの出力信号ＳＧ４により
トランジスタＴｒ２はオフされ、出力信号ＳＧ３により
ＯＲ回路１９ｂの出力３ ４ 信号ＳＧ６が一定のパルス幅でＨレベルとなり、このパ
ルス幅に基づく時間だけトランジスタＴｒ３がオンされ
てデータバスＤＢ２がほぼ電源電圧■ｃｃ−ＶｔｈＮ近
傍まで引き上げられる。この結果、書き込み時に電源電
圧ＶＥＲまで引き下げられていたデータバスＤＢ２はト
ランジスタ１゛「３が一定時間だけオンされることによ
り電源電圧Ｖｃｃ−ＶｔｈＮ近傍まで引き上げられて両
データバスＤＢ１、ＤＢ２の電位差が縮小される。
一方、データ信号ＤＡがＬレベルの時はＮＯＲ回路６ｃ
、６ｄの動作及びＯＲ回路１９ａ、１９１）の動作が入
れ代わってデータバスＤＢＩの電位が引き上げられる。
、６ｄの動作及びＯＲ回路１９ａ、１９１）の動作が入
れ代わってデータバスＤＢＩの電位が引き上げられる。
以上のようにこのＤＲＡＭでは書き込み復元回路１７で
前記従来例と同様な書き込み動作を行うことができると
ともに、書き込み制御信号ＷＥがＬレベルとなって読出
動作に移行するとき同書き込み復元回路１７の出力トラ
ンジスタを所定時間だけ動作させて電源ＶＥＲまで引き
下げられていたデータバスを電源Ｖｃｃ−ｖｔｈＮ近傍
まで引き上げて両データバスＤＰ１、ＤＢ２間の電位差
を縮小して読出動作に備えることができる。従って、書
き込み回路と復元回路を一体化して配線を簡素化し、か
つ出力トランジスタを共通化して高集積化を図ることが
できるとともに、書き込み復元回路１７に出力される書
き込み制御信号ＷＥに基づいて同一回路内で書き込み動
作とそれに続くデータバスＤＢ１、ＤＢ２間の電位差縮
小動作が行われるので、各動作のタイミングを合わせる
ことも容易である。
前記従来例と同様な書き込み動作を行うことができると
ともに、書き込み制御信号ＷＥがＬレベルとなって読出
動作に移行するとき同書き込み復元回路１７の出力トラ
ンジスタを所定時間だけ動作させて電源ＶＥＲまで引き
下げられていたデータバスを電源Ｖｃｃ−ｖｔｈＮ近傍
まで引き上げて両データバスＤＰ１、ＤＢ２間の電位差
を縮小して読出動作に備えることができる。従って、書
き込み回路と復元回路を一体化して配線を簡素化し、か
つ出力トランジスタを共通化して高集積化を図ることが
できるとともに、書き込み復元回路１７に出力される書
き込み制御信号ＷＥに基づいて同一回路内で書き込み動
作とそれに続くデータバスＤＢ１、ＤＢ２間の電位差縮
小動作が行われるので、各動作のタイミングを合わせる
ことも容易である。
なお、本例ではデータバス書き込み動作時の電位差をＶ
ｃｃ−ＶｔｈＮとし、読出動作時の縮小された電位差を
Ｖｃｃ−ＶｔｈＮとＶｃｃ−ＶｔｈＮ −０，５Ｖとし
ているが、これら電位は任意の回路設計手法により任意
に設定され得る。よって、本発明はすべての電位につい
て有効である。
ｃｃ−ＶｔｈＮとし、読出動作時の縮小された電位差を
Ｖｃｃ−ＶｔｈＮとＶｃｃ−ＶｔｈＮ −０，５Ｖとし
ているが、これら電位は任意の回路設計手法により任意
に設定され得る。よって、本発明はすべての電位につい
て有効である。
以上詳述したように、この発明は書き込み動作時にはデ
ータバス間の電位差をほぼ電源電圧まで５ ６ 拡大して書き込み動作を実施し、読出動作時にはデータ
バス間の電位差を縮小して読出速度を向上させる半導体
記憶装置の配線及び回路構成を簡素化して高集積化を図
り、かつデータバス間の電位差縮小動作のタイミング調
整を容易に行うことができる優れた効果を発揮する。
ータバス間の電位差をほぼ電源電圧まで５ ６ 拡大して書き込み動作を実施し、読出動作時にはデータ
バス間の電位差を縮小して読出速度を向上させる半導体
記憶装置の配線及び回路構成を簡素化して高集積化を図
り、かつデータバス間の電位差縮小動作のタイミング調
整を容易に行うことができる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明を具体化した一実施例の書き込み復元回
路を示す回路図 、 第３図はその書き込み復元回路の動作を示すタイミング
チャート図、 第４図は本発明を具体化した一実施例の半導体記憶装置
の概略を示すブロック図、 第５図は従来例を示すブロック図、 第６図は従来の書き込み回路を示す回路図、第７図は従
来の復元回路を示す回路図、第８図は振幅制限回路を示
す回路図である。 図中、 ３は振幅制限回路、 １７は書き込み復元回路、 ＤＢ１、ＤＢ２はデータバス、 ＷＥは書き込み制御信号である。 ７ ８
路を示す回路図 、 第３図はその書き込み復元回路の動作を示すタイミング
チャート図、 第４図は本発明を具体化した一実施例の半導体記憶装置
の概略を示すブロック図、 第５図は従来例を示すブロック図、 第６図は従来の書き込み回路を示す回路図、第７図は従
来の復元回路を示す回路図、第８図は振幅制限回路を示
す回路図である。 図中、 ３は振幅制限回路、 １７は書き込み復元回路、 ＤＢ１、ＤＢ２はデータバス、 ＷＥは書き込み制御信号である。 ７ ８
Claims (1)
- 【特許請求の範囲】 １）書き込み動作時にはデータバス（ＤＢ１、ＤＢ２）
間の電位差を拡大して書き込み動作を行い、読出動作時
にはデータバス（ＤＢ１、ＤＢ２）間の電位差を縮小す
る振幅制限回路（３）を有する半導体記憶装置であって
、 データバス（ＤＢ１、ＤＢ２）間の電位差を拡張する書
き込み動作と、拡張された両データバス（ＤＢ１、ＤＢ
２）間の電位差を書き込み動作終了後に信号読出動作の
ための電位差に縮小する復元動作とを共通の書き込み制
御信号（ＷＥ）に基づいて共通の出力トランジスタで行
う書き込み復元回路（１７）を備えたことを特徴とする
半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058925A JP2545481B2 (ja) | 1990-03-09 | 1990-03-09 | 半導体記憶装置 |
| US07/665,865 US5278788A (en) | 1990-03-09 | 1991-03-07 | Semiconductor memory device having improved controlling function for data buses |
| DE69122150T DE69122150T2 (de) | 1990-03-09 | 1991-03-08 | Halbleiter-Speichereinrichtung mit verbesserter Kontrollfunktion für Datenbusse |
| EP91400656A EP0451000B1 (en) | 1990-03-09 | 1991-03-08 | Semiconductor memory device having improved controlling function for data buses |
| KR1019910003802A KR940008143B1 (ko) | 1990-03-09 | 1991-03-09 | 데이타 버스에 대한 개선된 제어기능을 갖춘 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058925A JP2545481B2 (ja) | 1990-03-09 | 1990-03-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03260992A true JPH03260992A (ja) | 1991-11-20 |
| JP2545481B2 JP2545481B2 (ja) | 1996-10-16 |
Family
ID=13098408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058925A Expired - Lifetime JP2545481B2 (ja) | 1990-03-09 | 1990-03-09 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5278788A (ja) |
| EP (1) | EP0451000B1 (ja) |
| JP (1) | JP2545481B2 (ja) |
| KR (1) | KR940008143B1 (ja) |
| DE (1) | DE69122150T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246781B1 (ko) * | 1996-12-28 | 2000-03-15 | 김영환 | 플래쉬 메모리 셀의 읽기 방법 및 읽기 전압 발생 회로 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960000600B1 (ko) * | 1992-12-31 | 1996-01-09 | 현대전자산업주식회사 | 펄스 쓰기 드라이버 회로 |
| US5546338A (en) * | 1994-08-26 | 1996-08-13 | Townsend And Townsend Khourie And Crew | Fast voltage equilibration of differential data lines |
| US5889728A (en) * | 1998-02-10 | 1999-03-30 | Cypress Semiconductor Corporation | Write control method for memory devices |
| US6081475A (en) * | 1998-02-10 | 2000-06-27 | Cypress Semiconductor Corporation | Write control apparatus for memory devices |
| US6366127B1 (en) * | 1999-05-18 | 2002-04-02 | The University Of Rochester | Digital CMOS voltage interface circuits |
| KR101239226B1 (ko) * | 2007-08-02 | 2013-03-06 | 삼성전자주식회사 | 언먹스드 비트라인 스킴을 위한 기입 구동회로 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951073B2 (ja) * | 1980-03-27 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| JPH0642536B2 (ja) * | 1985-08-16 | 1994-06-01 | 富士通株式会社 | 半導体記憶装置 |
| JPS6376192A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6376193A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
| JP2569554B2 (ja) * | 1987-05-13 | 1997-01-08 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| KR900006293B1 (ko) * | 1987-06-20 | 1990-08-27 | 삼성전자 주식회사 | 씨모오스 디램의 데이터 전송회로 |
-
1990
- 1990-03-09 JP JP2058925A patent/JP2545481B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-07 US US07/665,865 patent/US5278788A/en not_active Expired - Lifetime
- 1991-03-08 DE DE69122150T patent/DE69122150T2/de not_active Expired - Fee Related
- 1991-03-08 EP EP91400656A patent/EP0451000B1/en not_active Expired - Lifetime
- 1991-03-09 KR KR1019910003802A patent/KR940008143B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246781B1 (ko) * | 1996-12-28 | 2000-03-15 | 김영환 | 플래쉬 메모리 셀의 읽기 방법 및 읽기 전압 발생 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910017422A (ko) | 1991-11-05 |
| KR940008143B1 (ko) | 1994-09-03 |
| DE69122150D1 (de) | 1996-10-24 |
| EP0451000B1 (en) | 1996-09-18 |
| US5278788A (en) | 1994-01-11 |
| EP0451000A1 (en) | 1991-10-09 |
| DE69122150T2 (de) | 1997-01-30 |
| JP2545481B2 (ja) | 1996-10-16 |
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