JPH0325800A - 行冗長回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業Ｌの利用分野．］ この発明は、スタティックランダムアクセスメモＩＩ　
（ＳＲＡＭ）の冗長回路、特に行の冗長メモリセルを使
用する冗長回路に関するものである。

〔従来の技術〕

第２図は，従来のＳＲＡＭのメモリセルまゎりのブロッ
ク図である。図中（１−１），（１−２）は，メモリセ
ルであり，通常４ヶのトランジスタの２ヶの抵抗もしく
は６ヶのトランジスタから構成されている。

メモリセル０−リ，（１−２）は．ｆＪ２図に示スごと
く、行．列方向に配列されており、メモリセルアレイを
構成している。この中、メモ＋７セルＨ−２）は冗長メ
モｌｌセルである。メモｑセル（１−１），（１−２）
は列方向ｆこはビット線対（２）、行方向Ｅこはワード
線（６）で接続されている。また，メモリセル■−２）
は，スペアワード線（７）で行方向に接続されている。

ワード線（６）はワード線駆動回路（８）に接続され一
ワード線駆動回路（８）は、Ｘデコーダ（自）からのア
ドレス信号をデコードしたＸデコーダ出カ００と、スペ
アＸデコーダ（自）からのワード線（６）を非活性化す
る信号ＮＥＤを受けている。

またスベアＸデコーダＯは、不良アドレスプログラム回
路０の出力を受け，スペアワード線駆動回路（９）と，
ワード線駆動回路（８）に偲号を出す。

またビット線対（２）はビット線負荷回路（３−１）と
、列選択ゲート（４）に接続され，列選択ゲート（４）
は読み出し／書き込み回路（５）に接続されている。

次に動作について説明する。メモリセル（１−２）を使
用しない時、アドレス信号を受けて、Ｘデコーダα公で
Ｘデコーダ出力αＯの中、１木が選択され、ワード線駆
動回路（８）を通して１本のワード線（６）が選択され
る。そしてメモリセルデータがそれぞれのビット線対（
２）に転送され、ビ′ソト線対（２）の１組の′データ
が列選択ゲート（４１　８通して、読み出し／書を込み
回路（５）に転送され．データの増幅を行って、出力バ
゛Ｊファ『データを転送（読み出し動作）したｂ１逆に
デ・一タ入カバ・ンファのデータを読み出し２／書き込
み回路（５）．列選択ゲート（４）を通して、メ｛リセ
ル０−ｌ〉にデー・タを転送することで、デー々を書き
込も・、、（書き込み動作｝次にメモリセル（１−２）
を使用する場合を脱明オる。

あらかじめ不良アドレスケ不良アドレスプログラム回路
（至）にプロ々゛うムしておき５不良アドレスが人力さ
れた場合スベアＸデコーダ（自）５こよってＮＥＤ信＠
を発生し，、ワー・・ド線駆！！ｌＩ団路（８〉５−通
してワード線（６）を非選択にし、スペアワード線（７
）を選択するごとによむ，不良アドレスを救済する。

〔発明が解決しようとする課題〕

従来のＳＲＡＭの行冗長回路は以上のように構成されて
いるので，不良アドレスな・プログラムしたフ０　’ｆ
　９　Ｊ・、回路の出力鋪号徊うけて、スペアＸデコー
・・ダが７ベアワード線５−選択し、同時にＮＥＤ儒号
（正規のワード線非選択信＠）が兆生さわ，正規のワー
ド線が非選択に１１　Ｚので、非選択動作は通常の９・
−ド線の選択動作より遅くなり、スペア行の〆モリセル
のデー々読み１あし動作を妨ｉ−ｔ　ルこｌ・にな１，
１、デ・一・タ読み出しが連れでしｆ’）という１３１
９点が・Ｉ）つな。

仁の・発明ｔ．責、上記の．Ｊ：　’）な問題点を解消
するためＥこｔ．！された（，ので．．このデーク読み
出し動作の妨害分防止し、より高速なアクセスタイムを
もつＳＲＡＭを実現寸ることを目的とする。

〔課題を解決するための手段〕

この発明薯ζ係る行冗長回路は，′２．ペアワード線選
択時の、正規のワード線を非選択にするかわりＣこ、正
規のワード線上のメモリセルに接続さレタビット縁を切
りかオようにしたものである。

（作用〕 ζの発明における行冗長回路は，ビット線と列選択ゲー
トの間にスイ・ブチング手段を設け，かつスイ・ソチン
グ手段ε列選択ゲート間にスペアのメモリセルを配［　
Ｌ，　．スペアのメモリセルが選択されタ時に、上記４
スイ゛ソチ一・グ手段をオフさせるようにする。

〔実施例〕

以下．この発明の一実施例を図について説明する。第１
図は，行冗畏回路のブロ゛ソク図である。

図において＜１−１），（１−２），（２＞．（３−＋
）や（４）〜０は第２図の従来例に示したものと同等て
一あるので説明を省略する。

第２図と違う部分を説明ずるＦ，ビ・゛／ト線対（２）
と列選択ゲート（４）の間にス１゛ソチング手段α４を
もうけてある。そして、第２のビット線負荷回路（　３
−２　）と．誉モｌｌｆル（　ｉ−２　）をスイゝソ廿
ング手段α滲と列選択ゲート（４＋（Ｄ間に接続し，て
いる，、（自）はスペア行用ビ・ソ１・線である、， 次薯こ動作を説ｉ！！″｛寸る。

メ千・リセル（ｍ−２）を使用しない場合は、スイッチ
ニ・グ手段α４ｌタ，ＯＮさせ・゛Ｃ゛おくζとで，甘
・・ｙ：　＜従来と同じ動作を行り。

不良アド１，・スがスカされた場合，スベプワ一ド線（
７）６・透択１゛るｒ　２：　ｇｌ　，．従来と同じ，
で、とこではＮＢＣ　（正規のビット線（２）ψ目｝放
し信号）により，通常のビット綜対（２）とスペア行用
し”Ｊ｝−線（自）間のスイ・ソ−ｆ−７．・グ手段α
番をＯＦＦ　８せることによむ、メモリセル０−１）に
よるメモリセル（１−２）０′）データ読み出しのヂイ
スター・ブを回避するこｋができる。

なオく、上記実施例でＩＪ．″２．イ゛ソチング手段α
めはｎ．−ｏｂ　ＭＯＳＦＨ″Ｔで構成されて１′ちる
が−　ｐ・−ａｈ　ＭＯＳＦＥＴもしくはｎ−ｏｈ　／
　ｐ−ｏｈ　ＭＯＳ１１’ＥＴの並列でで）よ＜，スイ
ツチング機能があれば良い。

また，上記実施例では列選択ゲート（４）にｎ−ｏｈＭ
ＯＳＦＥＴ　のトランスファゲートを用いているが・上
記と同様にｐ−ｏｈ　，　ｎ−ｏｈ／　ｐ　ｏｈの並列
でも同様の効果を奏する。

また、上記実施例では、列選択ゲート（４）をもうけて
メモリセルデータを読み出し／Ｗき込み回路（５）に転
送しているが，各列ごとにセンスアンプ回路をもうけて
も同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、スペア行をメモリセ
ルアレイの読み出し回路側に配置し、スペア行と正規の
メモリセルアレイの間にビット線対を切断するスイ゛ソ
チング手段をもうけることにより、冗長メモリセルを選
択した時の正規のメモリセルの影響を取りのぞくことが
でき，高速なアクセスタイムを実現する。

【図面の簡単な説明】

第１図は，この発明の一実施例による行冗長回路のブロ
ック図、第２図は従来例のＳＲＡＭのメモリセル回りの
ブロ′ソク図である。 図において、（＋−１　）　，　（１−２）はメモリセ
ル，（２）はビット線対、（３−１　）　，　（３−２
）はビット線負荷回路、（４）は列選択ゲート、（５）
は読み出し／書き込み回路、（６）はワード線、（７）
はスペアワード線、（８）はワード線駆動回路２（９）
はスペアワード線駆動回路＋　ＧＯはＸデコーダ出力、
αのはＸデコーダ、（自）はスペアＸデコーダ、０は不
良アドレスプログラム回路，α４はスイッチング手段、
Ｑ５はスペア行用ビット線である。 なお，図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 メモリセルと 上記メモリセルを行方向、列方向に配列したメモリアレ
   イと、 メモリセルを行方向に接続するワード線と、メモリセル
   を列方向に接続するビット線対と、メモリセルのデータ
   を増幅するデータ読み出し回路と、 冗長な行方向に並んだメモリセル群を有する行冗長回路
   において、上記メモリアレイのデータ読み出し回路側に
   冗長な行メモリセル群を配置し、上記メモリアレイと上
   記冗長行メモリセル群の間に上記ビット線対を遮断する
   スイッチング手段をもうけることを特徴とする行冗長回
   路。