JPH03256299A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03256299A JPH03256299A JP2055816A JP5581690A JPH03256299A JP H03256299 A JPH03256299 A JP H03256299A JP 2055816 A JP2055816 A JP 2055816A JP 5581690 A JP5581690 A JP 5581690A JP H03256299 A JPH03256299 A JP H03256299A
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- JP
- Japan
- Prior art keywords
- memory cell
- memory cells
- redundant
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- cells
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims abstract description 100
- 230000002950 deficient Effects 0.000 claims description 18
- 230000007547 defect Effects 0.000 description 27
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体記憶装置に関し、特に、ロウアドレス及
びカラムアドレスによってメモリセルアレイ内のメモリ
セルの選択が行われる半導体記憶装置に於ける冗長回路
の改良に関する。
びカラムアドレスによってメモリセルアレイ内のメモリ
セルの選択が行われる半導体記憶装置に於ける冗長回路
の改良に関する。
（従来の技術）
ＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置では、その製造
段階で多少の不良メモリセルが発生することを避けるの
は困難である。そこで一般に、不良メモリセルを代替す
るための冗長メモリセルを含む冗長回路が半導体記憶装
置内に設けられる。
段階で多少の不良メモリセルが発生することを避けるの
は困難である。そこで一般に、不良メモリセルを代替す
るための冗長メモリセルを含む冗長回路が半導体記憶装
置内に設けられる。
従来の半導体記憶装置に於いては、第３図に模式的に示
すように、通常の情報記憶に用いられるメモリセルを含
むメモリセルアレイ１に加えて、ロウ方向及びカラム方
向に複数のライン分の冗長メモリセル５１が設けられて
いる。第３図並びに後述する第１図及び第２図に於いて
、Ｒ１−Ｒ６はロウアドレスであり、Ｃ１−Ｃ６はカラ
ムアドレスである。また、ＲＲｌ及びＲＲ２は、冗長メ
モリセルを識別するための便宜的なロウ方向の記号であ
り、ＲＣＩ及びＲＣ２は同様の目的で図示したカラム方
向の記号である。
すように、通常の情報記憶に用いられるメモリセルを含
むメモリセルアレイ１に加えて、ロウ方向及びカラム方
向に複数のライン分の冗長メモリセル５１が設けられて
いる。第３図並びに後述する第１図及び第２図に於いて
、Ｒ１−Ｒ６はロウアドレスであり、Ｃ１−Ｃ６はカラ
ムアドレスである。また、ＲＲｌ及びＲＲ２は、冗長メ
モリセルを識別するための便宜的なロウ方向の記号であ
り、ＲＣＩ及びＲＣ２は同様の目的で図示したカラム方
向の記号である。
不良メモリセルの救済は、以下に説明するようにロウ方
向又はカラム方向のライン単位で行われ１− ２− る。第３図の例に於いて、メモリセル（Ｒ１，Ｃ２）、
（Ｒ４，Ｃ４）及び（Ｒ２，Ｃ５）が不良であるもの
とする。不良メモリセル（Ｒ１，Ｃ２）を救済するため
に、ロウアドレスＲ１に対応するロウ方向のライン全体
のメモリセルがロウＲＲＩの１ライン分の冗長メモリセ
ルで代替される。不良メモリセル（Ｒ４，Ｃ４）につい
ては、ロウアドレスＲ４に対応するライン全体のメモリ
セルがロウＲＲ２の１ライン分の冗長メモリセルで代替
される。また、不良メモリセル（Ｒ２，Ｃ５）について
は、カラムアドレスＣ５に対応するカラム方向のライン
全体がカラムＲＣＩの１ライン分の冗長メモリセルで代
替される。
向又はカラム方向のライン単位で行われ１− ２− る。第３図の例に於いて、メモリセル（Ｒ１，Ｃ２）、
（Ｒ４，Ｃ４）及び（Ｒ２，Ｃ５）が不良であるもの
とする。不良メモリセル（Ｒ１，Ｃ２）を救済するため
に、ロウアドレスＲ１に対応するロウ方向のライン全体
のメモリセルがロウＲＲＩの１ライン分の冗長メモリセ
ルで代替される。不良メモリセル（Ｒ４，Ｃ４）につい
ては、ロウアドレスＲ４に対応するライン全体のメモリ
セルがロウＲＲ２の１ライン分の冗長メモリセルで代替
される。また、不良メモリセル（Ｒ２，Ｃ５）について
は、カラムアドレスＣ５に対応するカラム方向のライン
全体がカラムＲＣＩの１ライン分の冗長メモリセルで代
替される。
（発明が解決しようとする課題）
半導体記憶装置に於いて発生する不良は、ロウアドレス
又はカラムアドレスのデコード等の処理を行うためのア
ドレス伝達回路やデータアクセス回路の欠陥によって、
メモリセルアレイ内のあるロウアドレス又はカラムアド
レスに対応する１ライン分のメモリセルの全てが使用不
可能となるライン不良と、個別のメモリセルの欠陥に起
因するビット不良とに大別される。
又はカラムアドレスのデコード等の処理を行うためのア
ドレス伝達回路やデータアクセス回路の欠陥によって、
メモリセルアレイ内のあるロウアドレス又はカラムアド
レスに対応する１ライン分のメモリセルの全てが使用不
可能となるライン不良と、個別のメモリセルの欠陥に起
因するビット不良とに大別される。
従来の冗長回路によれば、ライン不良に対しては効率的
に不良の救済が行われる。しかし、ビット不良について
もライン単位で救済が行われるため、不良救済の効率が
低いという問題がある。特に、１ライン中に僅かなビッ
ト不良しか発生していない場合には非常に多くのメモリ
セルが無駄になる。
に不良の救済が行われる。しかし、ビット不良について
もライン単位で救済が行われるため、不良救済の効率が
低いという問題がある。特に、１ライン中に僅かなビッ
ト不良しか発生していない場合には非常に多くのメモリ
セルが無駄になる。
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、新規な構成の冗長回路を有し
、ビット不良に対しても効率的な不良救済を行うことが
できる半導体記憶装置を提供することにある。
その目的とするところは、新規な構成の冗長回路を有し
、ビット不良に対しても効率的な不良救済を行うことが
できる半導体記憶装置を提供することにある。
（課題を解決するための手段）
本発明の半導体記憶装置は、ロウアドレス及びカラムア
ドレスによってメモリセルアレイ内のメモリセルの選択
が行われる半導体記憶装置であって、該メモリセルアレ
イ内の不良メモリセルを代替するための少なくとも１個
の冗長メモリセルと、３− ４− 該冗長メモリセルのそれぞれを選択するためのロウアド
レス及びカラムアドレスの少なくとも一方を他の冗長メ
モリセルを選択するためのアドレスとは独立に設定する
ことができるアドレス設定手段とを備えており、そのこ
とにより上記目的が達成される。
ドレスによってメモリセルアレイ内のメモリセルの選択
が行われる半導体記憶装置であって、該メモリセルアレ
イ内の不良メモリセルを代替するための少なくとも１個
の冗長メモリセルと、３− ４− 該冗長メモリセルのそれぞれを選択するためのロウアド
レス及びカラムアドレスの少なくとも一方を他の冗長メ
モリセルを選択するためのアドレスとは独立に設定する
ことができるアドレス設定手段とを備えており、そのこ
とにより上記目的が達成される。
（作用〉
本発明の半導体装置では、アドレス設定手段によって冗
長メモリセルのそれぞれを選択するためのロウアドレス
及びカラムアドレスの少なくとも一方を他の冗長メモリ
セルを選択するためのアドレスとは独立に設定すること
ができる。従って、メモリセルアレイ内に不良メモリセ
ルが存在する場合には、その不良メモリセルを冗長メモ
リセルを用いてビット単位で代替することが可能である
。
長メモリセルのそれぞれを選択するためのロウアドレス
及びカラムアドレスの少なくとも一方を他の冗長メモリ
セルを選択するためのアドレスとは独立に設定すること
ができる。従って、メモリセルアレイ内に不良メモリセ
ルが存在する場合には、その不良メモリセルを冗長メモ
リセルを用いてビット単位で代替することが可能である
。
（実施例）
本発明を実施例について以下に説明する。
第１図に本発明の第１の実施例の要部を示す。
本実施例は、通常の情報記憶に用いられるメモリセルを
含むメモリセルアレイ１と、ライン不良の救済を目的と
する１行１列分の冗長メモリセル２とを備えている。更
に、ビット不良の救済に用いられる冗長メモリセル１１
〜１８が設けられている。冗長メモリセル１１〜１８は
、アドレス設定回路２１〜２８によってそれぞれ選択さ
れる。
含むメモリセルアレイ１と、ライン不良の救済を目的と
する１行１列分の冗長メモリセル２とを備えている。更
に、ビット不良の救済に用いられる冗長メモリセル１１
〜１８が設けられている。冗長メモリセル１１〜１８は
、アドレス設定回路２１〜２８によってそれぞれ選択さ
れる。
メモリセルアレイｌ中に、ロウアドレスＲ６に対応する
ライン不良及びカラムアドレスＣ６に対応するライン不
良が生じているものとする。また、メモリセル（Ｒ１，
Ｃ２）、（Ｒ２，Ｃ５）及び（Ｒ４，Ｃ４）にビット不
良が発生しているものとする。これらの不良は以下に説
明するようにして救済される。
ライン不良及びカラムアドレスＣ６に対応するライン不
良が生じているものとする。また、メモリセル（Ｒ１，
Ｃ２）、（Ｒ２，Ｃ５）及び（Ｒ４，Ｃ４）にビット不
良が発生しているものとする。これらの不良は以下に説
明するようにして救済される。
ロウアドレスＲ６に対応するライン不良及びカラムアド
レスＣ６に対応するライン不良は、ロウＲＲ１の１ライ
ン分の冗長メモリセル２及びカラムＲＣＩのｌ９４７分
の冗長メモリセル２によってそれぞれライン単位で救済
される。このライン単位の救済は、公知の冗長アドレス
設定機構によって行われる。
レスＣ６に対応するライン不良は、ロウＲＲ１の１ライ
ン分の冗長メモリセル２及びカラムＲＣＩのｌ９４７分
の冗長メモリセル２によってそれぞれライン単位で救済
される。このライン単位の救済は、公知の冗長アドレス
設定機構によって行われる。
これに対して、ビット不良は冗長メモリセル１５−
６一
１〜１８を用いてビット単位で救済される。第１図に於
いては、不良メモリセル（Ｒ１，Ｃ２）は冗長メモリセ
ル１１によって代替される。冗長メモリセル１１を選択
するためのアドレス設定回路２１は、ロウアドレスとし
てＲ１が、カラムアドレスとしてＣ２が入力された場合
に冗長メモリセル１１を選択するように設定されている
。不良メモリセル（Ｒ２，Ｃ５）及び（Ｒ４，Ｃ４）は
、同様に、冗長メモリセル１２及び１３によって代替さ
れる。冗長メモリセル１２及び１３は、アドレス設定回
路２２及び２３によってそれぞれ選択される。不良メモ
リセルの救済に用いられていない冗長メモリセル１４〜
１８にそれぞれ対応するアドレス設定回路２４〜２８は
、如何なる入力アドレスによっても対応する冗長メモリ
セルを選択しないようにされている。本実施例では、冗
長メモリセル１１〜１８の個数分のピット不良を救済す
ることができる。上述した通り、ピット不良はビット単
位で救済されるため、メモリセルアレイ１内に無駄なメ
モリセルは発生しない。
いては、不良メモリセル（Ｒ１，Ｃ２）は冗長メモリセ
ル１１によって代替される。冗長メモリセル１１を選択
するためのアドレス設定回路２１は、ロウアドレスとし
てＲ１が、カラムアドレスとしてＣ２が入力された場合
に冗長メモリセル１１を選択するように設定されている
。不良メモリセル（Ｒ２，Ｃ５）及び（Ｒ４，Ｃ４）は
、同様に、冗長メモリセル１２及び１３によって代替さ
れる。冗長メモリセル１２及び１３は、アドレス設定回
路２２及び２３によってそれぞれ選択される。不良メモ
リセルの救済に用いられていない冗長メモリセル１４〜
１８にそれぞれ対応するアドレス設定回路２４〜２８は
、如何なる入力アドレスによっても対応する冗長メモリ
セルを選択しないようにされている。本実施例では、冗
長メモリセル１１〜１８の個数分のピット不良を救済す
ることができる。上述した通り、ピット不良はビット単
位で救済されるため、メモリセルアレイ１内に無駄なメ
モリセルは発生しない。
第２図にその要部を示す本発明の第２の実施例では、ロ
ウアドレスＲ１−Ｒ６で示されるロウ方向のラインにそ
れぞれ対応する冗長メモリセル３１〜３６が設けられて
いる。各ロウアドレスに対応するライン中のメモリセル
と該ラインに対応する冗長メモリセルとは、共通のワー
ド線に接続することができる。
ウアドレスＲ１−Ｒ６で示されるロウ方向のラインにそ
れぞれ対応する冗長メモリセル３１〜３６が設けられて
いる。各ロウアドレスに対応するライン中のメモリセル
と該ラインに対応する冗長メモリセルとは、共通のワー
ド線に接続することができる。
これらの冗長メモリセル３１〜３６は、アドレス設定回
路４１〜４６によってそれぞれ選択され、対応するロウ
方向のライン中に生じたピット不良の救済に用いられる
。メモリセルアレイ１に於いて、メモリセル（Ｒ１，Ｃ
２）、（Ｒ２，Ｃ５）及び（Ｒ４，Ｃ４）が不良である
とする。これらの不良メモリセル（Ｒ１，Ｃ２）、（Ｒ
２，Ｃ５）及び（Ｒ４，Ｃ４）は、それらを冗長メモリ
セル３１．３２及び３４によってそれぞれ代替すること
によりビット単位で救済される。このビット単位の不良
救済を行うために、冗長メモリセル３１に対応するアド
レス設定回路４１は、カラムアドレスとしてＣ２が与え
られた場合に冗長メモリセフ− ル３１を選択するように設定されている。冗長メモリセ
ル３２及び３４にそれぞれ対応するアドレス設定回路４
２及び４４は、カラムアドレスとしてＣ５及びＣ４がそ
れぞれ与えられた場合に対応する冗長メモリセルを選択
するように設定されている。不良救済に用いられていな
い冗長メモリセル３３、３５及び３６に対応するアドレ
ス設定回路４３、４４及び４６は、如何なる人力アドレ
スに対しても対応する冗長メモリセルを選択しないよう
に設定されている。
路４１〜４６によってそれぞれ選択され、対応するロウ
方向のライン中に生じたピット不良の救済に用いられる
。メモリセルアレイ１に於いて、メモリセル（Ｒ１，Ｃ
２）、（Ｒ２，Ｃ５）及び（Ｒ４，Ｃ４）が不良である
とする。これらの不良メモリセル（Ｒ１，Ｃ２）、（Ｒ
２，Ｃ５）及び（Ｒ４，Ｃ４）は、それらを冗長メモリ
セル３１．３２及び３４によってそれぞれ代替すること
によりビット単位で救済される。このビット単位の不良
救済を行うために、冗長メモリセル３１に対応するアド
レス設定回路４１は、カラムアドレスとしてＣ２が与え
られた場合に冗長メモリセフ− ル３１を選択するように設定されている。冗長メモリセ
ル３２及び３４にそれぞれ対応するアドレス設定回路４
２及び４４は、カラムアドレスとしてＣ５及びＣ４がそ
れぞれ与えられた場合に対応する冗長メモリセルを選択
するように設定されている。不良救済に用いられていな
い冗長メモリセル３３、３５及び３６に対応するアドレ
ス設定回路４３、４４及び４６は、如何なる人力アドレ
スに対しても対応する冗長メモリセルを選択しないよう
に設定されている。
各ロウアドレスについて２力ラム分以上の冗長メモリセ
ルを設けてることはもちろん可能である。
ルを設けてることはもちろん可能である。
本実施例では、１個のロウ方向のライン中で救済可能な
不良メモリセルの数は当該ラインに対応して設けられて
いる冗長メモリセルの数によって限定される。しかし、
冗長メモリセルのロウアドレスが固定されているため、
アドレス設定回路４１〜４６の構成は第１の実施例のア
ドレス設定回路に比べて簡単になる。
不良メモリセルの数は当該ラインに対応して設けられて
いる冗長メモリセルの数によって限定される。しかし、
冗長メモリセルのロウアドレスが固定されているため、
アドレス設定回路４１〜４６の構成は第１の実施例のア
ドレス設定回路に比べて簡単になる。
（発明の効果）
本発明によれば、新規な構成を有する冗長回路を備え、
不良メモリセルをビット単位で救済することができる半
導体記憶装置が提供される。本発明の半導体記憶装置で
は、従って、ピット不良の救済を行う場合に於いても無
駄になるメモリセルが従来よりも著しく少なく、効率的
な不良の救済が行われる。
不良メモリセルをビット単位で救済することができる半
導体記憶装置が提供される。本発明の半導体記憶装置で
は、従って、ピット不良の救済を行う場合に於いても無
駄になるメモリセルが従来よりも著しく少なく、効率的
な不良の救済が行われる。
４、 ゛ の な會 日
第１図は本発明の第１の実施例の要部を模式的に示す図
、第２図は本発明の第２の実施例の要部を模式的に示す
図、第３図は従来の半導体装置の一例の要部を模式的に
示す図である。
、第２図は本発明の第２の実施例の要部を模式的に示す
図、第３図は従来の半導体装置の一例の要部を模式的に
示す図である。
１・・・メモリセルアレイ、ｌｌ〜１８、３１〜３６・
・・冗長メモリセル。２１〜２８、４１〜４６・・・ア
ドレス設定回路。
・・冗長メモリセル。２１〜２８、４１〜４６・・・ア
ドレス設定回路。
以上
Claims (1)
- 【特許請求の範囲】 １）ロウアドレス及びカラムアドレスによってメモリセ
ルアレイ内のメモリセルの選択が行われる半導体記憶装
置であって、 該メモリセルアレイ内の不良メモリセルを代替するため
の少なくとも１個の冗長メモリセルと、該冗長メモリセ
ルのそれぞれを選択するためのロウアドレス及びカラム
アドレスの少なくとも一方を他の冗長メモリセルを選択
するためのアドレスとは独立に設定することができるア
ドレス設定手段と を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055816A JPH03256299A (ja) | 1990-03-06 | 1990-03-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055816A JPH03256299A (ja) | 1990-03-06 | 1990-03-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256299A true JPH03256299A (ja) | 1991-11-14 |
Family
ID=13009466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055816A Pending JPH03256299A (ja) | 1990-03-06 | 1990-03-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256299A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS536541A (en) * | 1976-07-05 | 1978-01-21 | Texas Instruments Inc | Defect resisting selffaddressable array |
| JPS58175195A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体メモリ− |
| JPH01303699A (ja) * | 1988-06-01 | 1989-12-07 | Nec Corp | 半導体メモリー装置 |
-
1990
- 1990-03-06 JP JP2055816A patent/JPH03256299A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS536541A (en) * | 1976-07-05 | 1978-01-21 | Texas Instruments Inc | Defect resisting selffaddressable array |
| JPS58175195A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体メモリ− |
| JPH01303699A (ja) * | 1988-06-01 | 1989-12-07 | Nec Corp | 半導体メモリー装置 |
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