JPH06290598A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06290598A JPH06290598A JP5077306A JP7730693A JPH06290598A JP H06290598 A JPH06290598 A JP H06290598A JP 5077306 A JP5077306 A JP 5077306A JP 7730693 A JP7730693 A JP 7730693A JP H06290598 A JPH06290598 A JP H06290598A
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Abstract
(57)【要約】 （修正有）
【目的】メモリセルを含むメモリセルプレートにおける
欠陥メモリセル救済用の置換回路を抑制して、不特定メ
モリセルプレートの欠陥救済率を向上させる。 【構成】本発明の半導体記憶装置は、列デコーダ１、メ
モリセル２−１、２−２、行デコーダ３−１、冗長メモ
リセル４−１、４−２及び冗長行デコーダ５−１、５−
２を含む第１のメモリセルプレート、その他の同様のメ
モリセルプレート・メモリセルプレートにおける欠陥メ
モリセル救済用の６−１その他の置換回路並びに複数の
切替回路７−１その他を備え、欠陥メモリセルの救済時
においては、対応する冗長行デコーダを活性化するため
に、少なくとも１個以上の置換回路より出力される制御
信号が、対応する切替回路を経由して当該冗長行デコー
ダに供給される。
欠陥メモリセル救済用の置換回路を抑制して、不特定メ
モリセルプレートの欠陥救済率を向上させる。 【構成】本発明の半導体記憶装置は、列デコーダ１、メ
モリセル２−１、２−２、行デコーダ３−１、冗長メモ
リセル４−１、４−２及び冗長行デコーダ５−１、５−
２を含む第１のメモリセルプレート、その他の同様のメ
モリセルプレート・メモリセルプレートにおける欠陥メ
モリセル救済用の６−１その他の置換回路並びに複数の
切替回路７−１その他を備え、欠陥メモリセルの救済時
においては、対応する冗長行デコーダを活性化するため
に、少なくとも１個以上の置換回路より出力される制御
信号が、対応する切替回路を経由して当該冗長行デコー
ダに供給される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】従来の半導体記憶装置について、図３お
よび図４を参照して説明する。図３に示されるように、
従来の半導体記憶装置は、列デコーダ１と、メモリセル
２−１、２−２、行デコーダ３−１、冗長メモリセル４
−１、４−２および冗長行デコーダ５−１を含む第１の
メモリセルプレートと、メモリセル２−３、２−４、行
デコーダ３−２、冗長メモリセル４−３、４−４および
冗長行デコーダ５−２を含む第２のメモリセルプレート
と、メモリセル２−５、２−６、行デコーダ３−３、冗
長メモリセル４−５、４−６および冗長行デコーダ５−
３を含む第３のメモリセルプレートと、メモリセル２−
７、２−８、行デコーダ３−４、冗長メモリセル４−
７、４−８および冗長行デコーダ５−４を含む第４のメ
モリセルプレートと、それぞれこれらの第１、第２、第
３および第４のメモリセルプレートに対応する置換回路
６−１、６−２、６−３および６−４とを備えて構成さ
れる。
よび図４を参照して説明する。図３に示されるように、
従来の半導体記憶装置は、列デコーダ１と、メモリセル
２−１、２−２、行デコーダ３−１、冗長メモリセル４
−１、４−２および冗長行デコーダ５−１を含む第１の
メモリセルプレートと、メモリセル２−３、２−４、行
デコーダ３−２、冗長メモリセル４−３、４−４および
冗長行デコーダ５−２を含む第２のメモリセルプレート
と、メモリセル２−５、２−６、行デコーダ３−３、冗
長メモリセル４−５、４−６および冗長行デコーダ５−
３を含む第３のメモリセルプレートと、メモリセル２−
７、２−８、行デコーダ３−４、冗長メモリセル４−
７、４−８および冗長行デコーダ５−４を含む第４のメ
モリセルプレートと、それぞれこれらの第１、第２、第
３および第４のメモリセルプレートに対応する置換回路
６−１、６−２、６−３および６−４とを備えて構成さ
れる。
【０００３】半導体記憶装置においては、所要のメモリ
セルを必要個数だけ揃えて構成すると、当該メモリセル
が１個だけ欠陥が生じた場合においても、この半導体記
憶装置は不良品と判定される。このような欠陥メモリセ
ルを救済することを目的として、図３に示されるように
冗長メモリセル４−１〜４−８が付加されており、欠陥
メモリセルが生じた場合には、対応する正常な冗長メモ
リセルに置換えて、正常なメモルセルを所要数確保する
ことにより良品の半導体記憶装置としている。このメモ
リセルの置換には、メモリセルを選択するアドレスに対
応するヒューズにより構成されている欠陥メモリセル救
済用の置換回路６−１〜６−４が用いられる。欠陥のあ
るメモリセルと同じアドレスに対応するヒューズを切断
することにより、この切断アドレスと同じアドレスが入
力されると、この欠陥メモリセル救済用の置換回路より
冗長行デコーダを活性化する制御信号が出力されて、欠
陥メモリセルの代わりに冗長メモリセルを使用するよう
にメモリセルの切替えが行われる。例えば、メモリセル
２−３が欠陥メモリセルの場合には、置換回路６−２よ
り冗長行デコーダ３−２を活性化するための制御信号が
出力されて、メモリセル２−３は冗長メモリセル４−３
に切替えられる。
セルを必要個数だけ揃えて構成すると、当該メモリセル
が１個だけ欠陥が生じた場合においても、この半導体記
憶装置は不良品と判定される。このような欠陥メモリセ
ルを救済することを目的として、図３に示されるように
冗長メモリセル４−１〜４−８が付加されており、欠陥
メモリセルが生じた場合には、対応する正常な冗長メモ
リセルに置換えて、正常なメモルセルを所要数確保する
ことにより良品の半導体記憶装置としている。このメモ
リセルの置換には、メモリセルを選択するアドレスに対
応するヒューズにより構成されている欠陥メモリセル救
済用の置換回路６−１〜６−４が用いられる。欠陥のあ
るメモリセルと同じアドレスに対応するヒューズを切断
することにより、この切断アドレスと同じアドレスが入
力されると、この欠陥メモリセル救済用の置換回路より
冗長行デコーダを活性化する制御信号が出力されて、欠
陥メモリセルの代わりに冗長メモリセルを使用するよう
にメモリセルの切替えが行われる。例えば、メモリセル
２−３が欠陥メモリセルの場合には、置換回路６−２よ
り冗長行デコーダ３−２を活性化するための制御信号が
出力されて、メモリセル２−３は冗長メモリセル４−３
に切替えられる。
【０００４】このような欠陥メモリセル対策に対応し
て、本従来例は４個のメモリセルプレートを備えて構成
され、行デコーダ３−１、３−２、３−３および３−４
が、それぞれ各メモリセルプレートに付随して配置さ
れ、列デコーダ１は各メモリセルプレートに対する共通
構造として配置されている。従って、メモリセルプレー
トごとに、欠陥メモリセルの救済用として置換回路６−
１、６−２、６−３および６−４が個別に配置されてい
る。ただ、一般的に欠陥メモリセルの発生は不特定な障
害現象であり、場合によっては、或る特定のメモリセル
に当該欠陥が集中的に発生することもあり、この点をも
考え合わせて、欠陥メモリセルの救済数について考慮す
ることが必要となる。
て、本従来例は４個のメモリセルプレートを備えて構成
され、行デコーダ３−１、３−２、３−３および３−４
が、それぞれ各メモリセルプレートに付随して配置さ
れ、列デコーダ１は各メモリセルプレートに対する共通
構造として配置されている。従って、メモリセルプレー
トごとに、欠陥メモリセルの救済用として置換回路６−
１、６−２、６−３および６−４が個別に配置されてい
る。ただ、一般的に欠陥メモリセルの発生は不特定な障
害現象であり、場合によっては、或る特定のメモリセル
に当該欠陥が集中的に発生することもあり、この点をも
考え合わせて、欠陥メモリセルの救済数について考慮す
ることが必要となる。
【０００５】図４は、他の従来の半導体記憶装置の例で
あり、列デコーダ１と、メモリセル２−１、２−２、行
デコーダ３−１、冗長メモリセル４−１、４−２および
冗長行デコーダ５−１、５−２を含む第１のメモリセル
プレートと、メモリセル２−３、２−４、行デコーダ３
−２、冗長メモリセル４−３、４−４および冗長行デコ
ーダ５−３、５−４を含む第２のメモリセルプレート
と、メモリセル２−５、２−６、行デコーダ３−３、冗
長メモリセル４−５、４−６および冗長行デコーダ５−
５、５−６を含む第３のメモリセルプレートと、メモリ
セル２−７、２−８、行デコーダ３−４、冗長メモリセ
ル４−７、４−８および冗長行デコーダ５−７、５−８
を含む第４のメモリセルプレートと、それぞれこれらの
第１、第２、第３および第４のメモリセルプレートに対
応する置換回路６−１および６−２、６−３および６−
４、６−５および６−６、６−７および６−８等を備え
て構成される。即ち、本従来例は、欠陥メモリセルの救
済数を考慮して、当該救済数を２倍にした場合の構成例
である。欠陥メモリセルに対応する冗長メモリセルへの
切替動作については、前述の従来例の場合と同様である
が、この従来例の場合には、救済数を２倍にしたことに
より、冗長メモリセルと欠陥メモリセルの救済用の置換
回路が、前記従来例に比較して２倍の個数が必要とな
る。
あり、列デコーダ１と、メモリセル２−１、２−２、行
デコーダ３−１、冗長メモリセル４−１、４−２および
冗長行デコーダ５−１、５−２を含む第１のメモリセル
プレートと、メモリセル２−３、２−４、行デコーダ３
−２、冗長メモリセル４−３、４−４および冗長行デコ
ーダ５−３、５−４を含む第２のメモリセルプレート
と、メモリセル２−５、２−６、行デコーダ３−３、冗
長メモリセル４−５、４−６および冗長行デコーダ５−
５、５−６を含む第３のメモリセルプレートと、メモリ
セル２−７、２−８、行デコーダ３−４、冗長メモリセ
ル４−７、４−８および冗長行デコーダ５−７、５−８
を含む第４のメモリセルプレートと、それぞれこれらの
第１、第２、第３および第４のメモリセルプレートに対
応する置換回路６−１および６−２、６−３および６−
４、６−５および６−６、６−７および６−８等を備え
て構成される。即ち、本従来例は、欠陥メモリセルの救
済数を考慮して、当該救済数を２倍にした場合の構成例
である。欠陥メモリセルに対応する冗長メモリセルへの
切替動作については、前述の従来例の場合と同様である
が、この従来例の場合には、救済数を２倍にしたことに
より、冗長メモリセルと欠陥メモリセルの救済用の置換
回路が、前記従来例に比較して２倍の個数が必要とな
る。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、欠陥メモリセルの救済数を多くす
るための対策としては、救済用置換回路の個数を欠陥メ
モリセルの救済数に応じて増やす策がとられている。し
かしながら、冗長メモリセル自体の数を増加させること
は、半導体記憶装置の許容占有面積内において許される
限度内において可能ではあるが、欠陥メモリセル救済用
の置換回路については、他の回路構成要素と同列に構成
されるために、その数が増大すると、他の回路および置
換回路自体の回路サイズに起因する増加分までも当該半
導体記憶装置内に挿入することは困難となり、結果的
に、欠陥メモリセル救済用の置換回路の挿入可能数によ
って、欠陥メモリセルの救済数が制約されるという欠点
がある。
記憶装置においては、欠陥メモリセルの救済数を多くす
るための対策としては、救済用置換回路の個数を欠陥メ
モリセルの救済数に応じて増やす策がとられている。し
かしながら、冗長メモリセル自体の数を増加させること
は、半導体記憶装置の許容占有面積内において許される
限度内において可能ではあるが、欠陥メモリセル救済用
の置換回路については、他の回路構成要素と同列に構成
されるために、その数が増大すると、他の回路および置
換回路自体の回路サイズに起因する増加分までも当該半
導体記憶装置内に挿入することは困難となり、結果的
に、欠陥メモリセル救済用の置換回路の挿入可能数によ
って、欠陥メモリセルの救済数が制約されるという欠点
がある。
【０００７】
【課題を解決するための手段】第１の発明の半導体記憶
装置は、１個の列デコーダと、当該列デコーダに対応し
て配置される、少なくともメモリセル、行デコーダ、冗
長メモリセルおよび冗長行デコーダを含むＮ個のメモリ
セルプレートとを少なくとも備えて構成される半導体記
憶装置において、前記Ｎ個のメモリセルプレートにおけ
る欠陥メモリセル救済のために配置される（Ｎ＋１）以
上の置換回路と、欠陥メモリセル救済時において、前記
複数のメモリセルプレート上に配置される前記冗長デコ
ーダを活性化するために、少なくとも１個以上の前記置
換回路より出力される制御信号を受けて、当該制御信号
を供給すべき冗長デコーダを選択して出力する複数の切
替回路とを少なくとも備えて構成され、少なくとも１個
以上の切替回路の出力線が、それぞれ隣接するメモリセ
ルプレートに含まれる２個の冗長デコーダに接続される
ように配置されることを特徴としている。
装置は、１個の列デコーダと、当該列デコーダに対応し
て配置される、少なくともメモリセル、行デコーダ、冗
長メモリセルおよび冗長行デコーダを含むＮ個のメモリ
セルプレートとを少なくとも備えて構成される半導体記
憶装置において、前記Ｎ個のメモリセルプレートにおけ
る欠陥メモリセル救済のために配置される（Ｎ＋１）以
上の置換回路と、欠陥メモリセル救済時において、前記
複数のメモリセルプレート上に配置される前記冗長デコ
ーダを活性化するために、少なくとも１個以上の前記置
換回路より出力される制御信号を受けて、当該制御信号
を供給すべき冗長デコーダを選択して出力する複数の切
替回路とを少なくとも備えて構成され、少なくとも１個
以上の切替回路の出力線が、それぞれ隣接するメモリセ
ルプレートに含まれる２個の冗長デコーダに接続される
ように配置されることを特徴としている。
【０００８】また、第２の発明の半導体記憶装置は、１
個の列デコーダと、当該列デコーダに対応して配置され
る、少なくともメモリセル、行デコーダ、冗長メモリセ
ルおよび冗長行デコーダを含むＮ個のメモリセルプレー
トとを少なくとも備えて構成される半導体記憶装置にお
いて、前記Ｎ個のメモリセルプレートにおける欠陥メモ
リセル救済のために配置される（Ｎ＋１）以上の置換回
路と、欠陥メモリセル救済時において、前記複数のメモ
リセルプレート上に配置される前記冗長デコーダを活性
化するために、少なくとも１個以上の前記置換回路より
出力される制御信号を受けて、当該制御信号を供給すべ
き冗長デコーダを選択して出力する複数の切替回路とを
少なくとも備えて構成され、少なくとも２個以上の切替
回路の一方の出力線が、同一のメモリセルプレートに配
置される冗長デコーダに重複して接続されるように配置
されることを特徴としている。
個の列デコーダと、当該列デコーダに対応して配置され
る、少なくともメモリセル、行デコーダ、冗長メモリセ
ルおよび冗長行デコーダを含むＮ個のメモリセルプレー
トとを少なくとも備えて構成される半導体記憶装置にお
いて、前記Ｎ個のメモリセルプレートにおける欠陥メモ
リセル救済のために配置される（Ｎ＋１）以上の置換回
路と、欠陥メモリセル救済時において、前記複数のメモ
リセルプレート上に配置される前記冗長デコーダを活性
化するために、少なくとも１個以上の前記置換回路より
出力される制御信号を受けて、当該制御信号を供給すべ
き冗長デコーダを選択して出力する複数の切替回路とを
少なくとも備えて構成され、少なくとも２個以上の切替
回路の一方の出力線が、同一のメモリセルプレートに配
置される冗長デコーダに重複して接続されるように配置
されることを特徴としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示す構成図
である。図１に示されるように、本実施例は、列デコー
ダ１と、メモリセル２−１、２−２、行デコーダ３−
１、冗長メモリセル４−１、４−２および冗長行デコー
ダ５−１、５−２を含む第１のメモリセルプレートと、
メモリセル２−３、２−４、行デコーダ３−２、冗長メ
モリセル４−３、４−４および冗長行デコーダ５−３、
５−４を含む第２のメモリセルプレートと、メモリセル
２−５、２−６、行デコーダ３−３、冗長メモリセル４
−５、４−６および冗長行デコーダ５−５、５−６を含
む第３のメモリセルプレートと、メモリセル２−７、２
−８、行デコーダ３−４、冗長メモリセル４−７、４−
８および冗長行デコーダ５−７、５−８を含む第４のメ
モリセルプレートと、第１のメモリセルプレートに対応
する置換回路６−１と、第１および第２のメモリセルプ
レートに対応する置換回路６−３および切替回路７−１
と、第２および第３のメモリセルプレートに対応する置
換回路６−４および切替回路７−２と、第３および第４
のメモリセルプレートに対応する置換回路６−５および
切替回路７−３と、第４のメモリセルプレートに対応す
る置換回路６−２とを備えて構成される。
である。図１に示されるように、本実施例は、列デコー
ダ１と、メモリセル２−１、２−２、行デコーダ３−
１、冗長メモリセル４−１、４−２および冗長行デコー
ダ５−１、５−２を含む第１のメモリセルプレートと、
メモリセル２−３、２−４、行デコーダ３−２、冗長メ
モリセル４−３、４−４および冗長行デコーダ５−３、
５−４を含む第２のメモリセルプレートと、メモリセル
２−５、２−６、行デコーダ３−３、冗長メモリセル４
−５、４−６および冗長行デコーダ５−５、５−６を含
む第３のメモリセルプレートと、メモリセル２−７、２
−８、行デコーダ３−４、冗長メモリセル４−７、４−
８および冗長行デコーダ５−７、５−８を含む第４のメ
モリセルプレートと、第１のメモリセルプレートに対応
する置換回路６−１と、第１および第２のメモリセルプ
レートに対応する置換回路６−３および切替回路７−１
と、第２および第３のメモリセルプレートに対応する置
換回路６−４および切替回路７−２と、第３および第４
のメモリセルプレートに対応する置換回路６−５および
切替回路７−３と、第４のメモリセルプレートに対応す
る置換回路６−２とを備えて構成される。
【００１１】本実施例においては、メモリセルプレート
の数より１個多い欠陥メモリセル救済のための置換回路
が配置されており、両端の欠陥メモリセル救済用として
機能する置換回路６−１および６−２は、それぞれ対応
する両端のメモリセルプレートの欠陥メモリセル（メモ
リセル２−１、２−２およびメモリセル２−７、２−８
に対応）を直接置換することが可能であり、それ以外の
メモリセルプレートに対応する欠陥メモリセル救済用の
置換回路６−３、６−４および６−５は、それぞれ切替
回路７−１、７−２および７−３を介して隣接するメモ
リセルプレートのどちらか一方を選択することができる
ように構成されている。切替回路７−１、７−２および
７−３はヒューズを持つ回路により構成されており、対
象とするメモリセルプレート側のヒューズを切断するこ
とにより、選択されたメモリセルプレート側の冗長デコ
ーダが置換回路により活性化され、欠陥メモリセルが冗
長メモリセルに置換えられる。
の数より１個多い欠陥メモリセル救済のための置換回路
が配置されており、両端の欠陥メモリセル救済用として
機能する置換回路６−１および６−２は、それぞれ対応
する両端のメモリセルプレートの欠陥メモリセル（メモ
リセル２−１、２−２およびメモリセル２−７、２−８
に対応）を直接置換することが可能であり、それ以外の
メモリセルプレートに対応する欠陥メモリセル救済用の
置換回路６−３、６−４および６−５は、それぞれ切替
回路７−１、７−２および７−３を介して隣接するメモ
リセルプレートのどちらか一方を選択することができる
ように構成されている。切替回路７−１、７−２および
７−３はヒューズを持つ回路により構成されており、対
象とするメモリセルプレート側のヒューズを切断するこ
とにより、選択されたメモリセルプレート側の冗長デコ
ーダが置換回路により活性化され、欠陥メモリセルが冗
長メモリセルに置換えられる。
【００１２】例えば、メモリセル２−１、２−２、行デ
コーダ３−１および冗長行デコーダ５−１、５−２を含
む第１のメモリセルプレートにおいて、２個の欠陥メモ
リセル救済のための置換回路を使用する必要があり、そ
れ以外のメモリセルプレートにおいては、１個の欠陥メ
モリセル救済のための置換回路を用いなければならない
ような欠陥メモリセルが存在する場合には、前記第１の
メモリセルプレートにおいては、まず当該メモリセルプ
レートに含まれる欠陥メモリセル（メモリセル２−１に
対応）救済のために置換回路６−１が使用され、次に欠
陥メモリセル（メモリセル２−２に対応）救済のために
置換回路６−３が使用される。同様にメモリセル２−
３、２−４、行デコーダ３−２および冗長行デコーダ５
−３、５−４を含む第２のメモリセルプレートにおいて
は、当該メモリセルプレートに含まれる欠陥メモリセル
（メモリセル２−３または２−４に対応）救済のために
置換回路６−４が使用され、メモリセル２−５、２−
６、行デコーダ３−３および冗長行デコーダ５−５、５
−６を含む第３のメモリセルプレートにおいては、当該
メモリセルプレートに含まれる欠陥メモリセル（メモリ
セル２−５または２−６に対応）救済のために置換回路
６−５を使用され、そしてメモリセル２−７、２−８、
行デコーダ３−４および冗長行デコーダ５−７、５−８
を含む第４のメモリセルプレートにおいては、当該メモ
リセルプレートに含まれる欠陥メモリセル（メモリセル
２−７または２−８に対応）救済のために置換回路６−
２が使用される。この場合において、置換回路６−３、
６−４および６−５は、それぞれ切替回路７−１、７−
２および７−３を介して所望のメモリセルプレートに接
続されるように設定される。
コーダ３−１および冗長行デコーダ５−１、５−２を含
む第１のメモリセルプレートにおいて、２個の欠陥メモ
リセル救済のための置換回路を使用する必要があり、そ
れ以外のメモリセルプレートにおいては、１個の欠陥メ
モリセル救済のための置換回路を用いなければならない
ような欠陥メモリセルが存在する場合には、前記第１の
メモリセルプレートにおいては、まず当該メモリセルプ
レートに含まれる欠陥メモリセル（メモリセル２−１に
対応）救済のために置換回路６−１が使用され、次に欠
陥メモリセル（メモリセル２−２に対応）救済のために
置換回路６−３が使用される。同様にメモリセル２−
３、２−４、行デコーダ３−２および冗長行デコーダ５
−３、５−４を含む第２のメモリセルプレートにおいて
は、当該メモリセルプレートに含まれる欠陥メモリセル
（メモリセル２−３または２−４に対応）救済のために
置換回路６−４が使用され、メモリセル２−５、２−
６、行デコーダ３−３および冗長行デコーダ５−５、５
−６を含む第３のメモリセルプレートにおいては、当該
メモリセルプレートに含まれる欠陥メモリセル（メモリ
セル２−５または２−６に対応）救済のために置換回路
６−５を使用され、そしてメモリセル２−７、２−８、
行デコーダ３−４および冗長行デコーダ５−７、５−８
を含む第４のメモリセルプレートにおいては、当該メモ
リセルプレートに含まれる欠陥メモリセル（メモリセル
２−７または２−８に対応）救済のために置換回路６−
２が使用される。この場合において、置換回路６−３、
６−４および６−５は、それぞれ切替回路７−１、７−
２および７−３を介して所望のメモリセルプレートに接
続されるように設定される。
【００１３】次に、第２のメモリセルプレートには欠陥
メモリセルが無く、第１のメモリセルプレートおよび第
３のメモリセルプレートにおいて２個の欠陥メモリセル
救済のための置換回路を使用する必要があり、第４のメ
モリセルプレートにおいて１個の欠陥メモリセル救済の
ための置換回路を使用しなければならないような欠陥メ
モリセルが存在する場合には、第１のメモリセルプレー
トにおいては、まず当該メモリセルプレートに含まれる
欠陥メモリセル（メモリセル２−１に対応）救済のため
に置換回路６−１が使用され、次に欠陥メモリセル（メ
モリセル２−２に対応）救済のために置換回路６−３が
使用される。同様に第３のメモルセルプレートにおいて
は、当該メモリセルプレートに含まれる欠陥メモリセル
（メモリセル２−５に対応）救済のために置換回路６−
４が使用され、次に欠陥メモリセル（メモリセル２−６
に対応）救済のために置換回路６−５が使用される。そ
して、第４のメモリセルプレートにおいては、欠陥メモ
リセル（メモリセル２−７または２−８に対応）救済の
ために置換回路６−２が使用される。この場合において
も、前述の場合と同様に、置換回路６−３、６−４およ
び６−５は、それぞれ切替回路７−１、７−２および７
−３を介して所望のメモリセルプレートに接続されるよ
うに設定される。
メモリセルが無く、第１のメモリセルプレートおよび第
３のメモリセルプレートにおいて２個の欠陥メモリセル
救済のための置換回路を使用する必要があり、第４のメ
モリセルプレートにおいて１個の欠陥メモリセル救済の
ための置換回路を使用しなければならないような欠陥メ
モリセルが存在する場合には、第１のメモリセルプレー
トにおいては、まず当該メモリセルプレートに含まれる
欠陥メモリセル（メモリセル２−１に対応）救済のため
に置換回路６−１が使用され、次に欠陥メモリセル（メ
モリセル２−２に対応）救済のために置換回路６−３が
使用される。同様に第３のメモルセルプレートにおいて
は、当該メモリセルプレートに含まれる欠陥メモリセル
（メモリセル２−５に対応）救済のために置換回路６−
４が使用され、次に欠陥メモリセル（メモリセル２−６
に対応）救済のために置換回路６−５が使用される。そ
して、第４のメモリセルプレートにおいては、欠陥メモ
リセル（メモリセル２−７または２−８に対応）救済の
ために置換回路６−２が使用される。この場合において
も、前述の場合と同様に、置換回路６−３、６−４およ
び６−５は、それぞれ切替回路７−１、７−２および７
−３を介して所望のメモリセルプレートに接続されるよ
うに設定される。
【００１４】図２は、本発明の第２の実施例を示す構成
図である。図２に示されるように、本実施例は、列デコ
ーダ１と、メモリセル２−１、２−２、行デコーダ３−
１、冗長メモリセル４−１、４−２および冗長行デコー
ダ５−１、５−２を含む第１のメモリセルプレートと、
メモリセル２−３、２−４、行デコーダ３−２、冗長メ
モリセル４−３、４−４および冗長行デコーダ５−３、
５−４を含む第２のメモリセルプレートと、メモリセル
２−５、２−６、行デコーダ３−３、冗長メモリセル４
−５、４−６および冗長行デコーダ５−５、５−６を含
む第３のメモリセルプレートと、メモリセル２−７、２
−８、行デコーダ３−４、冗長メモリセル４−７、４−
８および冗長行デコーダ５−７、５−８を含む第４のメ
モリセルプレートと、第１のメモリセルプレートに対応
する置換回路６−１と、第１および第２のメモリセルプ
レートに対応する置換回路６−３および切替回路７−１
と、第２および第３のメモリセルプレートに対応する置
換回路６−４および切替回路７−２と、同じく第２およ
び第３のメモリセルプレートに対応する置換回路６−５
および切替回路７−３と、第３および第４のメモリセル
プレートに対応する置換回路６−６および切替回路７−
４と、第４のメモリセルプレートに対応する置換回路６
−２とを備えて構成される。前述の第１の実施例に比較
して、欠陥メモリセル救済のための置換回路を多く配置
した場合の構成例であり、４個のメモリセルプレートに
対して６個の置換回路が設けられている。欠陥メモリセ
ルに対応する冗長メモリセル置換動作については、第１
の実施例の場合と同様である。
図である。図２に示されるように、本実施例は、列デコ
ーダ１と、メモリセル２−１、２−２、行デコーダ３−
１、冗長メモリセル４−１、４−２および冗長行デコー
ダ５−１、５−２を含む第１のメモリセルプレートと、
メモリセル２−３、２−４、行デコーダ３−２、冗長メ
モリセル４−３、４−４および冗長行デコーダ５−３、
５−４を含む第２のメモリセルプレートと、メモリセル
２−５、２−６、行デコーダ３−３、冗長メモリセル４
−５、４−６および冗長行デコーダ５−５、５−６を含
む第３のメモリセルプレートと、メモリセル２−７、２
−８、行デコーダ３−４、冗長メモリセル４−７、４−
８および冗長行デコーダ５−７、５−８を含む第４のメ
モリセルプレートと、第１のメモリセルプレートに対応
する置換回路６−１と、第１および第２のメモリセルプ
レートに対応する置換回路６−３および切替回路７−１
と、第２および第３のメモリセルプレートに対応する置
換回路６−４および切替回路７−２と、同じく第２およ
び第３のメモリセルプレートに対応する置換回路６−５
および切替回路７−３と、第３および第４のメモリセル
プレートに対応する置換回路６−６および切替回路７−
４と、第４のメモリセルプレートに対応する置換回路６
−２とを備えて構成される。前述の第１の実施例に比較
して、欠陥メモリセル救済のための置換回路を多く配置
した場合の構成例であり、４個のメモリセルプレートに
対して６個の置換回路が設けられている。欠陥メモリセ
ルに対応する冗長メモリセル置換動作については、第１
の実施例の場合と同様である。
【００１５】
【発明の効果】以上説明したように、本発明は、欠陥メ
モリセル救済のための置換回路をメモリセルプレートに
対応する個数よりも多く配置することにより、相対的な
置換回路自体の占有領域の増加を抑制して、１個以上の
不特定なメモリセルプレートにおいて発生する他のメモ
リセルプレートの欠陥メモリセルの２倍までの救済が可
能になるという効果があり、また欠陥メモリセルの無い
メモリセルプレートの両隣りのメモリセルプレートにつ
いては、既存救済可能数の２倍まで救済可能になるとい
う効果がある。
モリセル救済のための置換回路をメモリセルプレートに
対応する個数よりも多く配置することにより、相対的な
置換回路自体の占有領域の増加を抑制して、１個以上の
不特定なメモリセルプレートにおいて発生する他のメモ
リセルプレートの欠陥メモリセルの２倍までの救済が可
能になるという効果があり、また欠陥メモリセルの無い
メモリセルプレートの両隣りのメモリセルプレートにつ
いては、既存救済可能数の２倍まで救済可能になるとい
う効果がある。
【００１６】また、欠陥メモリセルの無いメモリセルプ
レートがある場合には、当該メモリセルプレートに対応
する置換回路を他のメモリセルプレートに回すことによ
り、２個以上のメモリセルプレートにおける既存救済可
能数の２倍までの救済が可能になるという効果がある。
レートがある場合には、当該メモリセルプレートに対応
する置換回路を他のメモリセルプレートに回すことによ
り、２個以上のメモリセルプレートにおける既存救済可
能数の２倍までの救済が可能になるという効果がある。
【図１】本発明の第１の実施例を示す構成図である。
【図２】本発明の第２の実施例を示す構成図である。
【図３】従来例を示す構成図である。
【図４】他の従来例を示す構成図である。
１ 列デコーダ ２−１〜２−８ メモリセル ３−１〜３−４ 行デコーダ ４−１〜４−８ 冗長メモリセル ５−１〜５−８ 冗長行デコーダ ６−１〜６−６ 置換回路 ７−１〜７−４ 切替回路
Claims (2)
- 【請求項１】 １個の列デコーダと、当該列デコーダに
対応して配置される、少なくともメモリセル、行デコー
ダ、冗長メモリセルおよび冗長行デコーダを含むＮ（正
整数）個のメモリセルプレートとを少なくとも備えて構
成される半導体記憶装置において、 前記Ｎ個のメモリセルプレートにおける欠陥メモリセル
救済のために配置される（Ｎ＋１）以上の置換回路と、 欠陥メモリセル救済時において、前記複数のメモリセル
プレート上に配置される前記冗長デコーダを活性化する
ために、少なくとも１個以上の前記置換回路より出力さ
れる制御信号を受けて、当該制御信号を供給すべき冗長
デコーダを選択して出力する複数の切替回路と、 を少なくとも備えて構成され、少なくとも１個以上の切
替回路の出力線が、それぞれ隣接するメモリセルプレー
トに含まれる２個の冗長デコーダに接続されるように配
置されることを特徴とする半導体記憶装置。 - 【請求項２】 １個の列デコーダと、当該列デコーダに
対応して配置される、少なくともメモリセル、行デコー
ダ、冗長メモリセルおよび冗長行デコーダを含むＮ個の
メモリセルプレートとを少なくとも備えて構成される半
導体記憶装置において、 前記Ｎ個のメモリセルプレートにおける欠陥メモリセル
救済のために配置される（Ｎ＋１）以上の置換回路と、 欠陥メモリセル救済時において、前記複数のメモリセル
プレート上に配置される前記冗長デコーダを活性化する
ために、少なくとも１個以上の前記置換回路より出力さ
れる制御信号を受けて、当該制御信号を供給すべき冗長
デコーダを選択して出力する複数の切替回路と、 を少なくとも備えて構成され、少なくとも２個以上の切
替回路の一方の出力線が、同一のメモリセルプレートに
配置される冗長デコーダに重複して接続されるように配
置されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077306A JPH06290598A (ja) | 1993-04-05 | 1993-04-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077306A JPH06290598A (ja) | 1993-04-05 | 1993-04-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290598A true JPH06290598A (ja) | 1994-10-18 |
Family
ID=13630233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5077306A Withdrawn JPH06290598A (ja) | 1993-04-05 | 1993-04-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06290598A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816110B1 (ko) * | 2005-06-30 | 2008-03-21 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
-
1993
- 1993-04-05 JP JP5077306A patent/JPH06290598A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816110B1 (ko) * | 2005-06-30 | 2008-03-21 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |