KR0170302B1 - 반도체 기억장치의 리던던시 구조 - Google Patents
반도체 기억장치의 리던던시 구조 Download PDFInfo
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Abstract
본 발명은 반도체 기억장치의 리던던시 구조에 관한 것으로서, 더 상세하게는 반도체 기억장치에서 발생된 결함 셀의 어드레스 정보가 최소한의 신호 버스라인을 통해 전달되도록 하여 칩 사이즈를 최적으로 활용한 반도체 기억장치의 리던던시 구조에 관한 것이다. 이를 위한 본 발명은, 정상 메모리 셀 어레이와 리던던트 메모리 셀 어레이를 구비한 반도체 기억장치의 리던던시 구조에 있어서, 상기 정상 메모리 셀에 결함이 생겼을 경우 그 결함 셀의 어드레스 정보를 출력하는 복수의 어드레스 버퍼와, 상기 어드레스 버퍼의 출력을 입력으로 하여 상기 리던던트 메모리 셀을 구동하는 리던던트 프리디코우더를 구비하되, 상기 어드레스 버퍼와 상기 리던던트 프리디코우더 사이를 인터페이스 접속하는 인터페이스 버스라인의 수가 상기 리던던트 프리디코우더의 수와 동일하게 존재하는 것을 특징으로 한다.
Description
제1도는 종래 반도체 기억장치의 리던던시 구조를 개략적으로 도시한 블록구성도.
제2도는 제1도의 어드레스 버퍼의 일실시예를 상세하게 도시한 상세 회로도.
제3도는 제1도의 리던던트 프리디코우더의 일실시예를 상세하게 도시한 상세 회로도.
제4도는 본 발명에 따른 반도체 기억장치의 리던던시 구조를 도시한 블록 구성도.
제5도는 제4도의 리던던트 프리디코우더의 일실시예를 상세하게 도시한 회로도.
제6도는 제4도의 어드레스 버퍼의 일실시예를 상세하게 도시한 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
PD : 프리디코우더 ADB : 어드레스 버퍼
본 발명은 반도체 기억장치의 리던던시 구조에 관한 것으로서, 더 상세하게는 반도체 기억장치에서 발생된 결함 셀의 어드레스 정보가 최소한의 신호 버스라인을 통해 전달되도록 하여 칩 사이즈를 최적으로 활용한 반도체 기억장치의 리던던시 구조에 관한 것이다.
통상적으로, 반도체 기억장치의 메모리 셀 어레이(Memory Cell array)는 정상 셀어레이와 리던던트(Redundant) 셀어레이로 구성된다. 여기서, 리던던트 셀은 정상 셀에 결함이 발생하였을 경우 이를 대체하는 셀로서 결함 셀에 해당하는 어드레스 정보를 받아 이용된다. 즉, 리던던트 셀어레이 및 상기 리던던트 셀과 관련하여 작용하는 리던던트 프리디코우더(Predecoder)를 포함한 반도체 기억장치의 리던던시(Redundancy)는 결함 셀의 어드레스 정보를 받은 후 리던던트 프리디코우더의 출력을 인에이블시키며 궁극적으로 리던던트 셀을 구동시켜 결함 셀을 대체한다. 상기 리던던트 프리디코우더가 포함되어 구성되는 리던던트 디코우더는 상기 어드레스 버퍼의 출력을 입력으로 하고, 각 어드레스 신호마다 퓨즈수단이 일대일로 대응되도록 형성되어 있어 리페어(Repair)시 결함 셀의 어드레스에 해당하는 퓨즈를 커팅함으로써 불량 셀을 리던던트 셀로 대체하도록 작용한다. 상기 퓨즈의 커팅은 프로그래밍에 의해 바람직하게 처리된다.
상기에 결합 셀의 어드레스 정보를 상기 리던던트 디코우더(실질적으로는 리던던트 프리디코우더)에 인터페이스하기 위해서는 상기 셀 어레이와 관련되어 이들 셀의 어드레스를 출력하는 어드레스 버퍼와 상기 프리디코우더를 접속하는 인터페이스 버스라인이 요구된다. 제1도에 리던던트 프리디코우더와 어드레스 버퍼의 출력신호들이 접속되는 인터페이스 버스라인의 형태를 나타내 보였다.
제1도를 참조하면, 리던던트 프리디코우더(RPO-RPM) 각각의 입력단에는 어드레스 버퍼(ABO-ABN)의 출력신호들 모두가 각각 인가될 수 있도록 신호 버스라인(BL)이 접속되어 있다. 따라서, 상기 인터페이스 버스라인(BL)이 차지하는 면적이 클 수밖에 없었다. 이를 상세하게 살펴보면 다음과 같다. 즉, 반도체 기억장치의 리던던시 구조에서는 결함 셀을 구제할 수 있는 소정의 수 만큼 리던던트 프리디코우더수 (RPO-RPM)가 필요하게 되고 또한 그 프리디코우더(RPO-RPM)수에 관계없어 어드레스 버퍼(ABO-ABN)에서 리던던트 프리디코우더(RPO-RPM)까지 인터페이스 버스라인(BL)의 라인(L)수가 어드레스 버퍼(ABO-ABN)수만큼 필요하게 되기 때문에 인터페이스 버스라인(BL)이 차지하는 레이아웃(Layout) 면적이 상당히 커졌다. 제2도에 종래 리던던시 구조에 사용된 어드레스 버퍼(AB)의 실질적인 회로구성을 나타내 보였고, 제3도에 리던던시 프리디코우더(PR)의 실질적인 회로구성을 나타내 보였으며, 이들의 회로구성은 공지된 기술이므로 상세한 설명을 생략한다.
상술한 바와 같이 각 리던던시 프리디코우더(RPO-RPM)에 어드레스 버퍼(ABO-ABN)수 만큼의 인터페이스 버스라인이 접속되는 이유는 제3도에 도시되어 있는 바와 같이, 각 리던던시 프리디코우더(RPO-RPM)내에 프로그래밍에 의해 커팅되는 퓨즈가 상기 어드레스 버퍼(ABO-ABN)수 만큼 존재하고 있기 때문이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 리던던트 프리디코우더에 존재하였던 어드레스 프로그래밍 퓨즈를 어드레스 버퍼내로 이동시켜 어드레스 버퍼의 인터페이스 버스라인이 차지하는 면적을 감소시킨 반도체 기억장치의 리던던시 구조를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 기억장치의 리던던시 구조는, 정상 메모리 셀 어레이와 리던던트 메모리 셀 어레이를 구비한 반도체 기억장치의 리던던시 구조에 있어서, 상기 정상 메모리 셀에 결함이 생겼을 경우 그 결함 셀의 어드레스 정보를 출력하는 복수의 어드레스 버퍼와, 상기 어드레스 버퍼의 출력을 입력으로 하여 상기 리던던트 메모리 셀을 구동하는 리던던트 프리디코우더를 구비하되, 상기 어드레스 버퍼와 상기 리던던트 프리디코우더 사이를 인터페이스 접속하는 인터페이스 버스라인의 수가 상기 리던던트 프리디코우더의 수와 동일하게 존재하는 점에 그 특징이 있다.
또한, 본 발명에 따른 반도체 기억장치의 리던던시 구조에 있어서, 상기 각 어드레스 버퍼에는 상기 리던던트 프리디코우더의 갯수에 해당하는 프로그래밍 퓨즈가 구비된 점에도 그 특징이 있다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 반도체 기억장치의 리던던시 구조의 바람직한 일실시예를 상세하게 설명한다.
먼저, 본 발명은 리던던트 디코더, 실질적으로는 리던던트 프리디코우더의 갯수가 어드레스 버퍼의 갯수보다 적은 경우로 한정한다.
본 발명에 따른 반도체 기억장치의 리던던시 구조는 리던던트 프리디코우더의 입력으로 되는 어드레스 버퍼단의 출력이 항상 리던던트 프리디코우더 갯수에 의해 결정되도록 구성한 것으로서, 정상 메모리 셀에 결함이 생겼을 경우 그 결함 셀의 어드레스 정보를 출력하는 복수의 어드레스 버퍼(ADBO-ADBN)와, 상기 어드레스 버퍼(ADBO-ADBN)의 출력을 입력으로 하여 상기 리던던트 메모리 셀(미도시)을 구동하는 리던던트 프리디코우더(PDO-PDM)를 구비하되, 상기 어드레스 버퍼(ADBO-ADBN)와 상기 리던던트 프리디코우더 사이를 인터페이스 접속하는 버스라인(BL)의 라인수가 상기 리던던트 프리디코우더(PDO-PDM)의 수와 동수로 되게 구성되어 있다.
상기와 같이 인터페이스 버스라인(BL)의 라인수가 리던던트 프리디코우더(PDO-PDM)의 수와 같은 수로 구성될 수 있는 이유는, 상기 각 어드레스 버퍼(ADBO-ADBN)내에 상기 리던던트 프리디코우더(PDO-PDM)의 갯수에 해당하는 프로그래밍퓨즈(F:제6도)가 구비되어 있기 때문이다.
상기와 같이 구성된 본 발명에 따른 반도체 기억장치의 리던던시 구조의 작용 및 동작을 살펴보면 다음과 같다.
먼저, 본 발명을 보다 명확하게 설명하기 위해 종래 반도체 기억장치의 리던던시 구조의 동작을 설명한다. 즉, 종래의 리던던트 프리디코우더(RPO-RPM:제1도)는 리던던트 셀(미도시)을 구동하기 위해 결함 셀의 어드레스 정보를 필요로 하게 되는데, 이를 위해 각각의 어드레스 버퍼(ABO-ABN)는 그들의 출력인 RAi(제1,2도 참조)를 출력하여 상기 모든 리던던트 프리디코우더(RPO-RPM)에 각각 입력한다. 이때, 어드레스 버퍼가 N개 있을 경우, 리던던트 프리디코우더(RPO-RPM) 각각은 RAi 신호 N개의 입력을 필요로 하게 된다. 따라서, 어드레스 버퍼가 N개 있을 경우, 어드레스 버퍼(ABO-ABN)와 리던던트 프리디코우더(RPO-RPM)사이에 존재하는 인터페이스 버스라인(BL)의 수는 리던던트 프리디코우더(RPO-RPM)의 수와 관계없이 N개가 된다.
그러나, 본 발명은 상기 종래기술과는 상이하게 어드레스 버퍼의 갯수와는 관계없이 단지 리던던트 프리디코우더의 갯수에 따라 인터페이스 버스라인의 수가 결정되는데, 이를 구체적으로 살펴보면 다음과 같다.
제4도 내지 제6도를 참조하면, 어드레스 버퍼(ADBO-ADBN) 각각은 제6도의 구성에 따라 리던던트 프리디코우더(RDO-PDM)의 수만큼 어드레스 정보신호 RAiP를 출력하여 상기 리던던트 프리디코우더(RDO-RPM)에 제공한다. 따라서 어드레스 버퍼(ADB)와 프리디코우더(PD)사이에 존재하는 인터페이스 버스라인의 수는 리던던트 프리디코우더(PDO-PDM)의 수 만큼만 필요하게 된다. 이와 같이 되는 이유는 전술한 바와 같이, 종래 리던던트 프리디코우더에 존재하였던 프로그래밍 퓨즈(F)를 본 발명에서는 어드레스 버퍼내에 형성시켰기 때문이다. 이상에서 살펴본 바에 따르면, 본 발명에서는 어드레스 버퍼가 N개, 리던던트 프리디코우더가 M개로 구성되었을 경우, 이들 사이를 접속하는 인터페이스 버스라인의 수는 M개가 된다.
상술한 바와 같이 본 발명에 따른 반도체 기억장치의 리던던시 구조는, 프로그래밍 퓨즈를 어드레스 버퍼내에 구성시킴으로써 어드레스 버퍼와 리던던트 프리디코우더사이에 요구되는 인터페이스 버스라인의 수를 줄일 수 있는 이점을 제공한다.
Claims (2)
- 정상 메모리 셀 어레이와 리던던트 메모리 셀 어레이를 구비한 반도체 기억장치의 리던던시 구조에 있어서, 상기 정상 메모리 셀에 결함이 생겼을 경우 그 결함 셀의 어드레스 정보를 출력하는 복수의 어드레스 버퍼와, 상기 어드레스 버퍼의 출력을 입력으로 하여 상기 리던던트 메모리 셀을 구동하는 리던던트 프리디코우더를 구비하되, 상기 어드레스 버퍼와 상기 리던던트 프리디코우더 사이를 인터페이스 접속하는 인터페이스 버스라인의 수가 상기 리던던트 프리디코우더의 수와 동일하게 존재하는 것을 특징으로 하는 반도체 기억장치의 리던던시 구조.
- 제1항에 있어서, 상기 각 어드레스 버퍼에는 상기 리던던트 프리디코우더의 갯수에 해당하는 프로그래밍 퓨즈가 구비되어 있는 것을 특징으로 하는 반도체 기억장치의 리던던시 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950039026A KR0170302B1 (ko) | 1995-10-31 | 1995-10-31 | 반도체 기억장치의 리던던시 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950039026A KR0170302B1 (ko) | 1995-10-31 | 1995-10-31 | 반도체 기억장치의 리던던시 구조 |
Publications (2)
| Publication Number | Publication Date |
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| KR970023461A KR970023461A (ko) | 1997-05-30 |
| KR0170302B1 true KR0170302B1 (ko) | 1999-03-30 |
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ID=19432523
Family Applications (1)
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| KR1019950039026A KR0170302B1 (ko) | 1995-10-31 | 1995-10-31 | 반도체 기억장치의 리던던시 구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0170302B1 (ko) |
-
1995
- 1995-10-31 KR KR1019950039026A patent/KR0170302B1/ko not_active IP Right Cessation
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| KR970023461A (ko) | 1997-05-30 |
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