JPH03252771A - 論理回路シミュレーションシステム - Google Patents
論理回路シミュレーションシステムInfo
- Publication number
- JPH03252771A JPH03252771A JP2051016A JP5101690A JPH03252771A JP H03252771 A JPH03252771 A JP H03252771A JP 2051016 A JP2051016 A JP 2051016A JP 5101690 A JP5101690 A JP 5101690A JP H03252771 A JPH03252771 A JP H03252771A
- Authority
- JP
- Japan
- Prior art keywords
- simulation
- display
- completion
- clock
- control part
- Prior art date
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- Pending
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 48
- 230000010365 information processing Effects 0.000 claims description 4
- 230000000750 progressive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置により実行される論理回路シミュ
レーションシステムに関する。
レーションシステムに関する。
従来、論理回路シミュレーションの実行は大型計算機で
行なわれることが多い、大型計算機はタイムシェアリン
グで使用されることが多く、使用するユーザが増えると
応答時間が長くなって、何時シミュレーションが完了す
るのか判らない場合が起きている。また、最近はマイク
ロコンピュータや大型計算機に接続されたエンジニアリ
ングワークステーションでもシミュレーションを行なえ
るようになりつつある。
行なわれることが多い、大型計算機はタイムシェアリン
グで使用されることが多く、使用するユーザが増えると
応答時間が長くなって、何時シミュレーションが完了す
るのか判らない場合が起きている。また、最近はマイク
ロコンピュータや大型計算機に接続されたエンジニアリ
ングワークステーションでもシミュレーションを行なえ
るようになりつつある。
上述した従来の論理回路シミュレーションシステムは、
シミュレーションの途中経路を積極的に知らせる手段が
なく、完了するまでにこの後にどの程度時間を要するか
予測しにくいという欠点がある。
シミュレーションの途中経路を積極的に知らせる手段が
なく、完了するまでにこの後にどの程度時間を要するか
予測しにくいという欠点がある。
本発明の論理回路シミュレーションステムは、情報処理
装置により実行される論理回路シミュレーションにおい
て、論理回路シミュレーションのための主記憶装置への
プログラムおよびデータのロード中とシミュレーション
中との状態を表示装置に表示するモード表示手段と、論
理シミュレーションを実行する全パターン数に対する実
行を終了したパターン数の比率を、表示装置に表示した
円周上に一周を比率１００％として表示する時計式表示
手段と、論理シミュレーションの１パターンの実行の終
了都度前記時計式表示手段の表示を更新する更新手段と
を有することにより構成される。
装置により実行される論理回路シミュレーションにおい
て、論理回路シミュレーションのための主記憶装置への
プログラムおよびデータのロード中とシミュレーション
中との状態を表示装置に表示するモード表示手段と、論
理シミュレーションを実行する全パターン数に対する実
行を終了したパターン数の比率を、表示装置に表示した
円周上に一周を比率１００％として表示する時計式表示
手段と、論理シミュレーションの１パターンの実行の終
了都度前記時計式表示手段の表示を更新する更新手段と
を有することにより構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図で、情報処理装置上
に設けられるシミュレーション制御部１、シミュレーシ
ョン部２、キーボード３、記憶装置４、表示制御部５お
よび表示装置６により構成される。
に設けられるシミュレーション制御部１、シミュレーシ
ョン部２、キーボード３、記憶装置４、表示制御部５お
よび表示装置６により構成される。
第２図は第１図の表示制御部５により表示装置の表示面
に表示するタイマウィンドウの一形式を示す図で、円状
の時計板６１にドツト表示により進行状況を表示する針
６２と、シミュレーションの状態として記憶装置４から
のプログラム等のロード中か、シミュレーションの実行
中かを表示するモード表示６３と、シミュレーションの
実行終了パターンの比率を表示する比率メータ６４とが
表示されるようになっている。なお、時計板６１の一周
が実行終了パターンの比率１００％となっていて、８０
％点に特に注意を引くマークが付されている。
に表示するタイマウィンドウの一形式を示す図で、円状
の時計板６１にドツト表示により進行状況を表示する針
６２と、シミュレーションの状態として記憶装置４から
のプログラム等のロード中か、シミュレーションの実行
中かを表示するモード表示６３と、シミュレーションの
実行終了パターンの比率を表示する比率メータ６４とが
表示されるようになっている。なお、時計板６１の一周
が実行終了パターンの比率１００％となっていて、８０
％点に特に注意を引くマークが付されている。
第３図は第１図の実施例の動作の流れ図で、第３図を参
照して第１図の動作の説明を進める。先ずシミュレーシ
ョンの開始前にシミュレーションの対象となる論理回路
図および入カバターンが予め記憶装置４に格納されてい
るものとする。キーボード３からシミュレーション制御
部ｌにシミュレーション開始の指示が与えらると、シミ
ュレーション制御部１から表示制御部５にこの指示が送
られ、表示制御部５はタイマウィンドウの表示を行なう
（ステップ■）０次いでキーボード１から論理回路図名
と入力バターン名を入力すると、シミュレーション制御
部１は記憶装置４を検索して、論理回路シミュレーショ
ンプログラムに続いて、指定された論理回路図名と入力
バターン名とに対応するファイルを主記憶装置にロード
すると共に、このロード中、表示制御部５に指示して、
タイマウィンドウのモード表示６３に「ロード中」を表
示させる（ステップ■、■）０次にシミュレーション制
御部１はシミュレーション部２に論理回路シミュレーシ
ョンプログラムの実行を開始させると共に、表示制御部
６にタイマウィンドウのモード表示６３に「実行中」を
表示させ、時計板６１の針６２を時計の１２時の位置に
表示させて、比率メータ６４には「０／全入カバターン
数の値」を表示させる（ステップ■、■、■）。
照して第１図の動作の説明を進める。先ずシミュレーシ
ョンの開始前にシミュレーションの対象となる論理回路
図および入カバターンが予め記憶装置４に格納されてい
るものとする。キーボード３からシミュレーション制御
部ｌにシミュレーション開始の指示が与えらると、シミ
ュレーション制御部１から表示制御部５にこの指示が送
られ、表示制御部５はタイマウィンドウの表示を行なう
（ステップ■）０次いでキーボード１から論理回路図名
と入力バターン名を入力すると、シミュレーション制御
部１は記憶装置４を検索して、論理回路シミュレーショ
ンプログラムに続いて、指定された論理回路図名と入力
バターン名とに対応するファイルを主記憶装置にロード
すると共に、このロード中、表示制御部５に指示して、
タイマウィンドウのモード表示６３に「ロード中」を表
示させる（ステップ■、■）０次にシミュレーション制
御部１はシミュレーション部２に論理回路シミュレーシ
ョンプログラムの実行を開始させると共に、表示制御部
６にタイマウィンドウのモード表示６３に「実行中」を
表示させ、時計板６１の針６２を時計の１２時の位置に
表示させて、比率メータ６４には「０／全入カバターン
数の値」を表示させる（ステップ■、■、■）。
次いで、シミュレーション制御部１はシミュレーション
部２が１パタ一ン分のシミュレーションを終了すると、
−旦シミュレーションを中断させ、表示制御部５に比率
メータ６４に表示されている分数の分子１にを加算して
表示させると共に、この値に３６０°を掛は分だけ針６
２を移動して表示させる（ステップ■、■）。次いでシ
ミュレーション制御部１は現在のパターンが最終パター
ンであるかを調べ、最終パターンになるまでステップ■
および■を繰返す（ステップ■）。
部２が１パタ一ン分のシミュレーションを終了すると、
−旦シミュレーションを中断させ、表示制御部５に比率
メータ６４に表示されている分数の分子１にを加算して
表示させると共に、この値に３６０°を掛は分だけ針６
２を移動して表示させる（ステップ■、■）。次いでシ
ミュレーション制御部１は現在のパターンが最終パター
ンであるかを調べ、最終パターンになるまでステップ■
および■を繰返す（ステップ■）。
以上説明したように本発明は、論理シミュレーションの
進行状態を表示面上にプログラム等の主記憶装置へのロ
ード中かシミュレーションの実行中かに分けて表示し、
シミュレーションの実行終了状態について一周を全パタ
ーンの終了とする時計形式で表示させることにより、視
覚的に終了比率を知ることができ、完了までの時間を判
断しやすいという効果がある。
進行状態を表示面上にプログラム等の主記憶装置へのロ
ード中かシミュレーションの実行中かに分けて表示し、
シミュレーションの実行終了状態について一周を全パタ
ーンの終了とする時計形式で表示させることにより、視
覚的に終了比率を知ることができ、完了までの時間を判
断しやすいという効果がある。
第１図は本発明の一実施例の構成図、第２図は第１図の
表示装置に表示されるシミュレーション進行状態表示の
一形式を示す図、第３図は第１図の動作の流れ図である
。 １・・・・・シミュレーション制御部、２・・・・・・
シミュレーション部、３・・・・・・キーボード、４・
旧・・記憶装置、５・・・・・・表示制御装置、６・・
・・・・表示装置、６１・・・・・・時計板、６２・・
・・・・針、６３・・・・・・モード表示、６４・・・
・・・比率メータ。
表示装置に表示されるシミュレーション進行状態表示の
一形式を示す図、第３図は第１図の動作の流れ図である
。 １・・・・・シミュレーション制御部、２・・・・・・
シミュレーション部、３・・・・・・キーボード、４・
旧・・記憶装置、５・・・・・・表示制御装置、６・・
・・・・表示装置、６１・・・・・・時計板、６２・・
・・・・針、６３・・・・・・モード表示、６４・・・
・・・比率メータ。
Claims (1)
- 情報処理装置により実行される論理回路シミュレーショ
ンにおいて、論理回路シミュレーションのための主記憶
装置へのプログラムおよびデータのロード中とシミュレ
ーション中との状態を表示装置に表示するモード表示手
段と、論理シミュレーションを実行する全パターン数に
対する実行を終了したパターン数の比率を、表示装置に
表示した円周上に一周を比率１００％として表示する時
計式表示手段と、論理シミュレーションの１パターンの
実行の終了都度前記時計式表示手段の表示を更新する更
新手段とを有することを特徴とする論理回路シミュレー
ションシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2051016A JPH03252771A (ja) | 1990-03-01 | 1990-03-01 | 論理回路シミュレーションシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2051016A JPH03252771A (ja) | 1990-03-01 | 1990-03-01 | 論理回路シミュレーションシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252771A true JPH03252771A (ja) | 1991-11-12 |
Family
ID=12874993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2051016A Pending JPH03252771A (ja) | 1990-03-01 | 1990-03-01 | 論理回路シミュレーションシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03252771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002007015A1 (fr) * | 2000-07-19 | 2002-01-24 | Toshiba Tec Kabushiki Kaisha | Procede et systeme d'assistance a la conception d'un circuit integre |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181150A (ja) * | 1988-01-13 | 1989-07-19 | Nec Corp | 論理回路シミュレーションシステム |
-
1990
- 1990-03-01 JP JP2051016A patent/JPH03252771A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181150A (ja) * | 1988-01-13 | 1989-07-19 | Nec Corp | 論理回路シミュレーションシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002007015A1 (fr) * | 2000-07-19 | 2002-01-24 | Toshiba Tec Kabushiki Kaisha | Procede et systeme d'assistance a la conception d'un circuit integre |
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