JPH03238546A - 入出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ 本発明は入出力制御方式に関し、 入出力制御装置へのバスを変更せず、且つ入出力制御の
性能を低下させずに制御可能な入出力装置を増やすこと
を目的とし、 中央処理装置との間のデータ授受を制御する１組のバス
制御部と、該バス制御部を介し通知される該中央処理装
置の指示に基づきそれぞれが独立に入出力装置を制御す
る第１および第２の複数の入出力制御部とを備えた入出
力制御方式であって、該中央処理装置から該バス制御部
に通知された初期化指示を識別し所定の初期化情報を受
け取って第１の入出力制御部の初期化処理を行うととも
に、他の第２の入出力制御部の初期化処理を指示し、す
べての入出力制御部の初期化が終了したとき、該中央処
理装置に初期化終了を通知する第１の初期化部と、前記
第１の初期化部の初期化指示に基づき第２の入出力制御
部の初期化を行うとともに、初期化終了を第１の初期化
部に通知する第２の初期化部とを設け、複数の入出力制
御部を１ｍの前記バス制御部に接続し、該中央処理装置
の初期化指示により前記第１の初期化部が他の第２の初
期化部を監視制御して初期化を行い、以後該中央処理装
置が初期化情報に基づきそれぞれの入出力制御部を制御
して独立に入出力制御を行わせるように構成する。

〔産業上の利用分野〕

本発明は、データ処理装置における入出力制御方式の改
良に関する。

近年、入出力制御装置の高機能化に伴い、内部にプロセ
ッサを有する入出力制御装置が用いられている。

このようなシステムにおいては、小型化、高速化、低価
格化が必要とされる。

〔従来の技術〕

第６図は従来の入出力制御装置ブロック図である。

第６図に示す入出力制御装置３０は１つのプリント基盤
に装機されたもので、中央処理装置ＣＰＵＩとの間でバ
スによって接続され、入出力装置との間のデータ転送を
制御する。

この入出力制御装置３０はプロセッサＭＰＩＪ　６を備
えており、電源投入時に装置内の初期化およびプログラ
ムのロードが行われた後、入出力制御が開始されるよう
に構成されている。

即ち、ＣＰＵＩが初期化指示をバス制御部３の図示省略
したレジスタにセットすると、ＭＰＵ　６に割込みが発
生し、ＲＯＭ　８に格納されている初期化プログラムが
起動されて装置内の初期化が行われるとともに、ＣＰＵ
Ｉよりデータ転送を制御するプログラムがＲＡＭ　５に
ロードされる。

そして、入出力制御は、通常、入出力装置側ならびに入
出力制御装置内の処理状態に応じて遂行されており、Ｃ
ＰＵＩは入出力制御装置３０から出力されるレディ信号
を待って次の入出力制御を指示するというように、入出
力制御装置３０と同期して制御を行っている。

このため、１つの入出力制御装置で制御すべき入出力装
置が増加すると入出力制御の性能が低下することになる
が、これを防止するために、同じ構成の入出力制御装置
３１を増設している。

〔発明が解決しようとする課題〕

入出力制御機能を低下させずに入出力装置を増設するた
めには、従来では、入出力制御装置を増設する必要があ
るが、従来ではプロセッサをそれぞれ備えた入出力制御
装置を基盤単位に装機し、この基盤を増設していた。

このため、それぞれの基盤にバスを接続しなければなら
ず、従ってそれぞれにバス制御回路を持たせる必要があ
って、装置が大型化、高価となるという課題があった。

本発明は、上記課題に鑑み、入出力制御機能を低下させ
ず、バス接続機能を増設しない簡易な入出力制御方式を
提供することを目的とする。

〔課題を解決するための手段〕

本発明の入出力制御方式は、第１図本発明の原理図に示
すように、 中央処理袋ｆ１からバス制御部３に通知された初期化指
示を識別し所定の初期化情報を受け取って第１の入出力
制御部１１の初期化処理を行うとともに、他の第２の入
出力制御部１２の初期化処理を指示し、すべての入出力
制御部の初期化処理が終了したとき、中央処理装置１に
初期化終了を通知する第１の初期化部８ａと、 第１の初期化部１１の初期化指示に基づき第２の入出力
制御部１２の初期化を行うとともに、初期化終了を第１
の初期化部１１に通知する第２の初期化部８ｂとを設け
る。

〔作　用〕

中央処理袋Ｗ１よりバス制御部３に初期化指示がなされ
たとき、第１の初期化部８ａは、第１の入出力制御部１
１を初期化するとともに、第２の初期化部８ｂに初期化
指示を行う。

この初期化指示により第２の初期化部８ｂは、第２の入
出力制御部１２の初期化を行った後初期化終了を第１の
初期化部８ａに通知する。

第１の初期化部８ａは、自己の初期化処理が終了し、且
つ第２の初期化部８ｂからの初期化終了通知により、装
置の初期化終了を中央処理装置１に通知する。

以上により、ｌ簡のバス制御部３を通じて複数の入出力
制御部の初期化ができ、それぞれの入出力制御部１１．
１２内に制御対象の入出力装置番号等が設定されるため
、以後、バス制御部３を介して複数の入出力制御部１１
．１２を独立（互いに非同期で）に動作させることがで
きる。

以上の結果、バスとの接続、従ってバス制御部３を増や
すことなく、且つ入出力制御機能を低下させることなく
入出力装置を増設することができる。

〔実施例〕

本発明の実施例を図を用いて詳細に説明する。

第２図はＭＥＭに定義されている情報例を表す図、第３
図は一実施例の構成国、第４図は第１の初期化部の動作
フローチャート図、第５図は第２の初期化部の動作フロ
ーチャート図である。

第３図は第１．第２の２組の入出力制御部１１．１２を
１つの基盤に装機した入出力制御装置例を示す。図中、 ４ａ、４ｂは不揮発性のメモリＲＯＭで、ＲＯＭ４ａに
はプログラムで権威される第１の初期化部８ａが、ＲＯ
Ｍ４ｂには同様にプログラムで権威される第２の初期化
部８ｂが格納されている。

５ａ、５ｂはメモリＲＡＭで、データ転送制御等のプロ
グラムおよび入出力データが格納される。

６ａ、６ｂはマイクロプロセッサＭＰＵで、割込みによ
り所定のプログラムを起動し、そのプログラムを走行さ
せる。

７ａ、７ｂは入出力制御回路で、それぞれＲＡＭ５ａ、
　ＲＡＭ５ｂと入出力装置との間のデータ転送を制御す
る。

３はバス制御部で、バス１００を制御してＲＡＭ５ａお
よびＲＡＭ５ｂと、ＣＰＵＩ　との間のデータ転送を制
御するとともに、複数のレジスタ９を備えて入出力制御
装置２とＣＰＵＩとの間のデータ通信を制御する。

１０は共通メモリＭＥＭで、第２図に示すように、第２
の初期化部８ｂへの初期化指示と、第２の初期化部８ｂ
からの初期化終了通知が格納される。

９はレジスタで、ＣＰＵＩおよび入出力制御装置２より
所定のデータがセットされたときに割込み信号を発生す
る。

その他、全図を通じて同一符号は同一対象物を表す。

なお、第１の入出力制御部１１は、ＲＡＭ５ａ　、　Ｍ
ＰＵ６ａ、入出力制御回路７ａより権威され、第２の入
出力制御部１２は、ＲＡＭ５ｂ　、　ＭＰＵ６ｂ　、入
出力制御回路７ｂより権威される。

以上の権威の入出力制御装置２は、一つの基盤に装機さ
れてバス１００に接続される。

以下、第４図、第５図を参照しつつ初期化動作を説明す
る。

（第１の初期化部動作） （１）電源投入により、入出力制御装置２のＭＰＵ　６
ａは割込み待ち状態になり、ＭＰＵ　６ｂでは第２の初
期化部８ｂが起動されてＭＥＭＩＯの検索状態に入る。

ＣＰＵＩは先ずレジスタ９の内容をサーチし、入出力制
御装置２の権威、接続されている入出力装置の権威等を
認識し、第１の初期化部８ａ、第２の初期化部８ｂにそ
れぞれ通知する初期化情報２０および２１を、内蔵する
主メモリに格納した後、初期化指示をレジスタ９にセッ
トする。

（２）　　この初期化指示のセットにより、ＭＰＵ　６
ａに割込みが入り、第１の初期化部８ａが起動される。

（３）第１の初期化部８ａは、先ず、ＭＥＭＩＯのビッ
ト０をオンにし、初期化情報２０をリードする。

（４）続いてＲＡＭ　５ａを初期化し、続いて入出力制
御回路７ａを初期化する。

（５）この初期化処理中または初期化終了時にＭＥＭｌ
ｏのビット１を調べ、第２の初期化部８ｂによる初期化
終了を監視する。そしてすべての初期化が初期化したな
らば、ＣＰＵＩにレジスタ９を介し初期化終了を通知す
る。

（第２の初期化部動作） （６）一方、第２の初期化部８ｂはＭＥＭＩＯのビット
Ｏをサーチしており、ビットＯがオンになると、ＭＥＭ
ＩＯのビットＯをオフした後、初期化情報２１をＣＰＵ
Ｉよりリードし、ＲＡＭ　５ｂ、回線制御回路７ｂの初
期化を行う。

（７）初期化が終了すると、ＭＥＭＩＯのビット１をオ
ンにする。

以上のようにして各入出力制御部１１．１２の初期化が
終了すると、ＣＰＵＩからの指示によりＲＡＭ５ａ、５
ｂにそれぞれプログラムがロードされる。

以後、ＣＰＵＩはバス制御部３のレジスタ９に入出力装
置を指定して入出力指示を行えば、各入出力制御部１１
．１２に割込みが発生し、各入出力制御部１１．１２は
、指定された入出力装置が初期化情報２０．２１により
自己に属する入出力装置であれば所定の入出力制御を行
う。

以上のごとく１組のバス制御部３に複数の入出力制御部
１１．１２を接続しても、本願発明の初期化処理によっ
てそれぞれ独立に入出力制御、即ちあたかも別基盤に装
機された入出力制御装置と同様に独立に制御することが
でき、入出力装置を増設しても入出力制御の性能を低下
させることはない。

この結果、別基盤、バスの接続等が不要となり装置の小
型化、低コスト化が達成される。

〔発明の効果〕

以上説明したように、本発明は、同−基盤内に複数の入
出力制御部を装機し、これを１組のバス制御部を介し独
立に中央処理装置とやりとりするように構成したため、
入出力制御の性能を低下させることなく、装置の小型化
、低コスト化が達成される効果がある。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図はＭＥＭに定義されている情報例を表す図、第３
図は一実施例の構成図、 第４図は第１の初期化部の動作フローチャート図、第５
図は第２の初期化部の動作フローチャート図、第６図は
従来の入出力制御装置ブロック図、図中、１は中央処理
装置ＣＰＵ、２は入出力制御装置、３はバス制御回路、
４　ａ　＋　４　ｂはＲＯＭ　、５＋５ａ＋５ｂはＲＡ
Ｍ　、６．６ａ、６ｂはマイクロプロセッサＭＰＵ、７
，７ａ、７ｂは入出力制御回路、８ａは第１の初期化部
、８ｂは第２の初期化部、９はレジスタ、１ｏは共通メ
モリＭＥＭ　、１１は第１の入出力制御部、１２は第２
の入出力制御部である。 第１図 ＭＥＭに定義されている情報例を表す図第２図 第 ３ 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 中央処理装置（１）との間のデータ授受を制御する１組
   のバス制御部（３）と、該バス制御部を介し通知される
   該中央処理装置の指示に基づきそれぞれが独立に入出力
   装置を制御する第１および第２の複数の入出力制御部と
   を備えた入出力制御方式であって、 該中央処理装置から該バス制御部（３）に通知された初
   期化指示を識別し所定の初期化情報を受け取って第１の
   入出力制御部（１１）の初期化処理を行うとともに、他
   の第２の入出力制御部（１２）の初期化処理を指示し、
   すべての入出力制御部の初期化処理が終了したとき、該
   中央処理装置に初期化終了を通知する第１の初期化部（
   ８ａ）と、 前記第１の初期化部（１１）の初期化指示に基づき第２
   の入出力制御部（１２）の初期化を行うとともに、初期
   化終了を第１の初期化部（１１）に通知する第２の初期
   化部（８ｂ）と を設け、複数の入出力制御部を１組の前記バス制御部に
   接続し、該中央処理装置の初期化指示により前記第１の
   初期化部が他の第２の初期化部を監視制御して初期化を
   行い、以後該中央処理装置が初期化情報に基づきそれぞ
   れの入出力制御部を制御して独立に入出力制御を行わせ
   ることを特徴とする入出力制御方式。