JPH03234049A - 半導体パッケージ外部端子の表面処理方法 - Google Patents
半導体パッケージ外部端子の表面処理方法Info
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- JPH03234049A JPH03234049A JP3011590A JP3011590A JPH03234049A JP H03234049 A JPH03234049 A JP H03234049A JP 3011590 A JP3011590 A JP 3011590A JP 3011590 A JP3011590 A JP 3011590A JP H03234049 A JPH03234049 A JP H03234049A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004381 surface treatment Methods 0.000 title claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 52
- 229910000679 solder Inorganic materials 0.000 claims abstract description 46
- 230000008018 melting Effects 0.000 claims abstract description 18
- 238000002844 melting Methods 0.000 claims abstract description 18
- 238000007747 plating Methods 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000035939 shock Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910000831 Steel Inorganic materials 0.000 description 4
- 239000010959 steel Substances 0.000 description 4
- 230000004907 flux Effects 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000006023 eutectic alloy Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910001369 Brass Inorganic materials 0.000 description 1
- 208000032544 Cicatrix Diseases 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000010951 brass Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 239000012442 inert solvent Substances 0.000 description 1
- 150000002576 ketones Chemical class 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 231100000241 scar Toxicity 0.000 description 1
- 230000037387 scars Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
編めつきされた外部端子に生じるボイスカー（ｌの針状
結晶）の発生を防止する半導体パッケージ外部端子の表
面処理方法に関し、 半導体パッケージに急激な熱衝撃等を与えないで錫ホイ
スカーの発生を完全に防止することを目的とし、 編めつき上の一部にはんだを付着させた半導体パッケー
ジの外部端子に、該はんだの融点以上で該錫めっきの融
点以下の温度で熱処理を行い、該外部端子の該編めつき
表出部に該はんだを加熱拡散させるように構成する。
結晶）の発生を防止する半導体パッケージ外部端子の表
面処理方法に関し、 半導体パッケージに急激な熱衝撃等を与えないで錫ホイ
スカーの発生を完全に防止することを目的とし、 編めつき上の一部にはんだを付着させた半導体パッケー
ジの外部端子に、該はんだの融点以上で該錫めっきの融
点以下の温度で熱処理を行い、該外部端子の該編めつき
表出部に該はんだを加熱拡散させるように構成する。
本発明は、編めっきされた外部端子に生じるホイスカー
（ｗｈｓｋｅｒ）の発生を防止する半導体パッケージ外
部端子の表面処理方法に関する。
（ｗｈｓｋｅｒ）の発生を防止する半導体パッケージ外
部端子の表面処理方法に関する。
近年、半導体パッケージの外部端子に生じる錫ホイスカ
ーにより電子、電気回路が短絡する危険性があることか
ら、−ボイスカーの発生を防止することが要求される。
ーにより電子、電気回路が短絡する危険性があることか
ら、−ボイスカーの発生を防止することが要求される。
そのため、パッケージ等に影響を与えないで錫ボイスカ
ーの発生を防止する必要がある。
ーの発生を防止する必要がある。
従来、半導体用パッケージの錫めっきされた外部端子に
生じる錫ホイスカーは、早いものでは数日、遅いもので
は数年後より錫めっき面から錫が針状結晶として成長し
、長いものでは数層にも成長する。この錫ボイスカーが
発生すると電子、電気回路の短絡を生じる場合があり、
高信頼性を要するコンピュータ、通信機圏ではその防止
策が不可欠な条件となっている。
生じる錫ホイスカーは、早いものでは数日、遅いもので
は数年後より錫めっき面から錫が針状結晶として成長し
、長いものでは数層にも成長する。この錫ボイスカーが
発生すると電子、電気回路の短絡を生じる場合があり、
高信頼性を要するコンピュータ、通信機圏ではその防止
策が不可欠な条件となっている。
そこで、従来より錫ホイスカーの発生を防止する方法が
考えられている。錫ホイスカーは、賜めつき液の添加剤
の影響、錫めっきの厚さ、素材との組合せ等により、そ
の成長に差があることが判明している。例えば、錫めっ
き液の添加剤をケトン系とし、めっき厚を厚くし、外部
端子の素材には真ちゅうを用いないようにすることで、
錫ボイスカーの発生をある程度防いでいる。この場合、
錫ホイスカーは発生し難くなるものの完全には防止する
ことができない。
考えられている。錫ホイスカーは、賜めつき液の添加剤
の影響、錫めっきの厚さ、素材との組合せ等により、そ
の成長に差があることが判明している。例えば、錫めっ
き液の添加剤をケトン系とし、めっき厚を厚くし、外部
端子の素材には真ちゅうを用いないようにすることで、
錫ボイスカーの発生をある程度防いでいる。この場合、
錫ホイスカーは発生し難くなるものの完全には防止する
ことができない。
また、錫めっき被膜を錫の融点以上の高温で溶融処理を
行うことにより錫ホイスカーの発生を抑制する方法も考
えられている。
行うことにより錫ホイスカーの発生を抑制する方法も考
えられている。
さらには、半導体パッケージの外部端子全体を高温のは
んだ槽に浸漬してハンダで覆い、錫ボイスカーの発生を
防止するいわゆるはんだデイツプ処理を行う方法も考え
られている。
んだ槽に浸漬してハンダで覆い、錫ボイスカーの発生を
防止するいわゆるはんだデイツプ処理を行う方法も考え
られている。
しかし、上記錫めっき被膜を溶融処理することは、半導
体用パッケージも高温となりデバイス全体の信頼性が低
下するおそれがある。また、はんだデイツプ処理では、
外部端子全体を錫めっき面が残らないように完全にはん
だで覆う必要性のために高温のはんだ槽に浸漬すること
から、該パッケージへの熱衝撃が大きく、信頼性を損う
危険性があるという問題がある。
体用パッケージも高温となりデバイス全体の信頼性が低
下するおそれがある。また、はんだデイツプ処理では、
外部端子全体を錫めっき面が残らないように完全にはん
だで覆う必要性のために高温のはんだ槽に浸漬すること
から、該パッケージへの熱衝撃が大きく、信頼性を損う
危険性があるという問題がある。
そこで、本発明は上記課題に鑑みなされたもので、半導
体パッケージに急激な熱衝撃等を与えないで錫ホイスカ
ーの発生を完全に防止する半導体パッケージ外部端子の
表面処理方法を提供することを目的とする。
体パッケージに急激な熱衝撃等を与えないで錫ホイスカ
ーの発生を完全に防止する半導体パッケージ外部端子の
表面処理方法を提供することを目的とする。
本発明は上記課題を解決するために、錫めっき上の一部
にはんだを付着させた半導体パッケージの外部端子に、
該はんだの融点以上で咳錫めっきの融点以下の温度で熱
処理を行い、該外部端子の該編めつき表出部に該はんだ
を加熱拡散させるものである。
にはんだを付着させた半導体パッケージの外部端子に、
該はんだの融点以上で咳錫めっきの融点以下の温度で熱
処理を行い、該外部端子の該編めつき表出部に該はんだ
を加熱拡散させるものである。
上述のように、半導体パッケージの外部端子に付着され
たはんだを錫めっき面全体に加熱拡散させて、該外部端
子上の純粋な錫めっき部分をはんだに覆われるようにし
ている。
たはんだを錫めっき面全体に加熱拡散させて、該外部端
子上の純粋な錫めっき部分をはんだに覆われるようにし
ている。
すなわち、はんだの加熱拡散は、加熱温度がはんだの融
点以上で錫めっきの融点以下であることから、半導体パ
ッケージに急激な熱衝撃を与えることなく錫ボイスカー
の発生を完全に防止することが可能となる。
点以上で錫めっきの融点以下であることから、半導体パ
ッケージに急激な熱衝撃を与えることなく錫ボイスカー
の発生を完全に防止することが可能となる。
第１図に本発明の第１の実施例の説明図を示し、第２図
に第１の実施例の概念図を示す。図において、半導体パ
ッケージ１の外部端子２に錫めつき３を行う（第１図工
程１．第２図（Ａ））。これをプリント基板４に、はん
だ５により実装される（第１図工程２．第２図（Ｂ））
。そして、はんだ５の融点以上で錫めつき３の融点以下
の温度で加熱処理を行う（第１図工程３）。この場合、
はんだ５は加熱拡散され、外部端子２の錫めっき残部３
ａ全面が拡散したはんだ５ａにより覆われて外部端子２
上で純粋な錫めっきの表出部分の存在をなくしている（
第２図（Ｃ））。例えば、はんだ５はインジウム・錫（
Ｉｎ −８ｎ ’Ｊ共晶合金の低温はんだ（融点１１１
℃）を用いた場合、錫めつき３の融点が約２３０℃であ
ることから、１５０℃にて１時間加熱拡散処理が行われ
る。
に第１の実施例の概念図を示す。図において、半導体パ
ッケージ１の外部端子２に錫めつき３を行う（第１図工
程１．第２図（Ａ））。これをプリント基板４に、はん
だ５により実装される（第１図工程２．第２図（Ｂ））
。そして、はんだ５の融点以上で錫めつき３の融点以下
の温度で加熱処理を行う（第１図工程３）。この場合、
はんだ５は加熱拡散され、外部端子２の錫めっき残部３
ａ全面が拡散したはんだ５ａにより覆われて外部端子２
上で純粋な錫めっきの表出部分の存在をなくしている（
第２図（Ｃ））。例えば、はんだ５はインジウム・錫（
Ｉｎ −８ｎ ’Ｊ共晶合金の低温はんだ（融点１１１
℃）を用いた場合、錫めつき３の融点が約２３０℃であ
ることから、１５０℃にて１時間加熱拡散処理が行われ
る。
ここで、第１の実施例の加熱拡散処理をした場合としな
い場合の比較を第１表に示す。なお、プリント基板４は
ガラスエポキシ系多層構造もので、半導体パッケージは
第２図に示すような外部端子鋼めっきサーデイツプタイ
プＩＣを用いた。また、はんだ５は上述の１ｎ−８ｎ共
晶合金はんだを用い、フラックス（ミル規格Ｍ Ｉ Ｌ
−Ｆ−１４２５６ＴＹＰＥ ＲＭＡ相当〉を使用した
。そして、ＩＣを実装後加熱処理を行なった基板、及び
ＩＣを実装後加熱処理をしていない基板をそれぞれ５０
℃の恒温で５００時間、 １０００時間放置し、錫ボイ
スカーの発生、成長を観察したものである。
い場合の比較を第１表に示す。なお、プリント基板４は
ガラスエポキシ系多層構造もので、半導体パッケージは
第２図に示すような外部端子鋼めっきサーデイツプタイ
プＩＣを用いた。また、はんだ５は上述の１ｎ−８ｎ共
晶合金はんだを用い、フラックス（ミル規格Ｍ Ｉ Ｌ
−Ｆ−１４２５６ＴＹＰＥ ＲＭＡ相当〉を使用した
。そして、ＩＣを実装後加熱処理を行なった基板、及び
ＩＣを実装後加熱処理をしていない基板をそれぞれ５０
℃の恒温で５００時間、 １０００時間放置し、錫ボイ
スカーの発生、成長を観察したものである。
第１表
第１表に示すように、加熱処理を行っていない基板では
試料Ｂ＋が１０００時間放置後で発生率１００％、最大
長さ１，４履の錫ホイスカーの発生、成長が確認された
。この錫ボイスカーは端子間を短絡させるのに十分な長
さである。これに対し、加熱処理を行った基板では試料
Ａｚ 、Ｂｚ共錫ホイスカーの発生は全くみられなかっ
た。
試料Ｂ＋が１０００時間放置後で発生率１００％、最大
長さ１，４履の錫ホイスカーの発生、成長が確認された
。この錫ボイスカーは端子間を短絡させるのに十分な長
さである。これに対し、加熱処理を行った基板では試料
Ａｚ 、Ｂｚ共錫ホイスカーの発生は全くみられなかっ
た。
また、加熱処理をしていない基板の試料Ｂ１を１０００
時間放置後、本発明の加熱拡散処理を行った場合、長い
錫ホイスカーははんだの拡散により端子部に取込まれ、
その後さらに１０００時間放置しても錫ボイスカーの発
生はみられなかった。すなわち、実装後時間を経過して
いるものでも錫ホイスカーを除去し、その後の発生が防
止される。
時間放置後、本発明の加熱拡散処理を行った場合、長い
錫ホイスカーははんだの拡散により端子部に取込まれ、
その後さらに１０００時間放置しても錫ボイスカーの発
生はみられなかった。すなわち、実装後時間を経過して
いるものでも錫ホイスカーを除去し、その後の発生が防
止される。
このように、基板実装後に発生する錫ホイスカーを完全
に抑えることができるとともとに、既に錫ホイスカーの
発生している基板に対して加熱拡散処理を行うことによ
り錫ホイスカーを除去することができる。
に抑えることができるとともとに、既に錫ホイスカーの
発生している基板に対して加熱拡散処理を行うことによ
り錫ホイスカーを除去することができる。
次に、第３図に本発明の第２の実施例の説明図を示し、
第４図に第２の実施例の概念図を示す。
第４図に第２の実施例の概念図を示す。
図において、まず、半導体パッケージ１の外部端子２へ
錫めっき３を行う（第３図工程１．第４図（Ａ））。ま
た、外部端子２上の錫めっき面３の一部分（例えば、シ
ーテイングプレーン６付近まで）に、錫めっきの一部分
３ａを残す用にして、ハンダ５を付着する（第３ｖＡ工
程２．第４図（Ｂ））。この場合の錫めつき３（融点約
２３０℃）及びはんだ５（融点１１７℃）は第１の実施
例と同様である。そして、第１の実施例と同様に、１５
０℃で１時間加熱処理を行う（第３図工程３）。この加
熱処理により、はんだ５が加熱拡散され、はんだ５ａが
錫めっき残部３ａの全面を覆い、純粋な錫めっき部分の
表出をなくしている（第４図（Ｃ））。
錫めっき３を行う（第３図工程１．第４図（Ａ））。ま
た、外部端子２上の錫めっき面３の一部分（例えば、シ
ーテイングプレーン６付近まで）に、錫めっきの一部分
３ａを残す用にして、ハンダ５を付着する（第３ｖＡ工
程２．第４図（Ｂ））。この場合の錫めつき３（融点約
２３０℃）及びはんだ５（融点１１７℃）は第１の実施
例と同様である。そして、第１の実施例と同様に、１５
０℃で１時間加熱処理を行う（第３図工程３）。この加
熱処理により、はんだ５が加熱拡散され、はんだ５ａが
錫めっき残部３ａの全面を覆い、純粋な錫めっき部分の
表出をなくしている（第４図（Ｃ））。
ここで、第２の実施例の加熱拡散処理をした場合としな
い場合の比較を第２表に示す。
い場合の比較を第２表に示す。
第２表
なお、半導体パッケージは、第４図に示すように外部端
子鋼めっきサーデイツプタイプＩＣを用い、試料１は従
来通り何も処理していないＩＣであり、試料２は本発明
の第２の実施例の処理を行なったＩＣであり、試料３は
、本発明の第２の実施例の別の方法であり、はんだ付着
債の加熱処理をベーパフェーズソルダリング装置（ＶＰ
Ｓ）により行ない、はんだ５を加熱拡散させたものであ
る。このＶＰＳは、不活性溶剤の高温蒸気（ベーパー）
（約２１５℃）によりはんだ付けを行なう方法である
。
子鋼めっきサーデイツプタイプＩＣを用い、試料１は従
来通り何も処理していないＩＣであり、試料２は本発明
の第２の実施例の処理を行なったＩＣであり、試料３は
、本発明の第２の実施例の別の方法であり、はんだ付着
債の加熱処理をベーパフェーズソルダリング装置（ＶＰ
Ｓ）により行ない、はんだ５を加熱拡散させたものであ
る。このＶＰＳは、不活性溶剤の高温蒸気（ベーパー）
（約２１５℃）によりはんだ付けを行なう方法である
。
そして、試料１〜３の半導体パッケージをｌＴｌ−８１
共品合金はんだでプリント基板に実装（プリント基板、
使用フラックスは第１の実施例のものと同一）シ、それ
ぞれ５０℃の恒温にて５００時間、 １００時間放置
し、錫ボイスカーの発生、成長を観察したものである。
共品合金はんだでプリント基板に実装（プリント基板、
使用フラックスは第１の実施例のものと同一）シ、それ
ぞれ５０℃の恒温にて５００時間、 １００時間放置
し、錫ボイスカーの発生、成長を観察したものである。
第２表に示すように、従来方式の試料１の半導体パッケ
ージは１０００時間放置後に、発生率１００％。
ージは１０００時間放置後に、発生率１００％。
最大長さ１．４ａｍの錫ボイスカーの発生、成長が確認
された。これは、端子間を短絡させるのに十分な長さで
ある。これに対し、本発明の処理を行なった試料２．３
では錫ホイスカーの発生が全くなかった。
された。これは、端子間を短絡させるのに十分な長さで
ある。これに対し、本発明の処理を行なった試料２．３
では錫ホイスカーの発生が全くなかった。
このように、半導体パッケージのボディ部がはんだ槽に
触れずにはんだデイツプ処理を行うことができ、該半導
体パッケージに熱衝機を与えることなく錫ボイスカーの
発生を防止することができる。第１の実施例はプリント
基板実装後に加熱処理を行うのに対し、第２の実施例は
実装前（例えば組立工程、購入段階）に加熱処理を行っ
て錫ホイスカーの発生を防止するものである。
触れずにはんだデイツプ処理を行うことができ、該半導
体パッケージに熱衝機を与えることなく錫ボイスカーの
発生を防止することができる。第１の実施例はプリント
基板実装後に加熱処理を行うのに対し、第２の実施例は
実装前（例えば組立工程、購入段階）に加熱処理を行っ
て錫ホイスカーの発生を防止するものである。
なお、加熱拡散処理の方法として前述のｖＰＳを用いて
もよく、また、はんだの拡散を容易にするために外部端
？１．：前述のようなフラックスを塗布した後に加熱拡
散処理を行ってもよい。
もよく、また、はんだの拡散を容易にするために外部端
？１．：前述のようなフラックスを塗布した後に加熱拡
散処理を行ってもよい。
以上のように本発明によれば、半導体パッケージの外部
端子に付着されたはんだを錫めっき面全体に加熱拡散さ
せることにより、半導体パッケージに熱衝撃を与えるこ
となく錫ボイスカーの発生を完全に防止することができ
、これにより、錫めっき端子を有する半導体パッケージ
の信頼性及びこれを使用したシステムの信頼性を向上さ
せることができる。
端子に付着されたはんだを錫めっき面全体に加熱拡散さ
せることにより、半導体パッケージに熱衝撃を与えるこ
となく錫ボイスカーの発生を完全に防止することができ
、これにより、錫めっき端子を有する半導体パッケージ
の信頼性及びこれを使用したシステムの信頼性を向上さ
せることができる。
第１図は本発明の第１の実施例の説明図、第２図は第１
の実施例の概念図、 第３図は本発明の第２の実施例の説明図、第４図は第２
の実施例の概念図である。 図において、 １は半導体パッケージ、 ２は外部端子、 ３は錫めっき、 ４はプリント基板、 ５ははんだ を示す。
の実施例の概念図、 第３図は本発明の第２の実施例の説明図、第４図は第２
の実施例の概念図である。 図において、 １は半導体パッケージ、 ２は外部端子、 ３は錫めっき、 ４はプリント基板、 ５ははんだ を示す。
Claims (1)
- 【特許請求の範囲】 錫めっき（３）上の一部にはんだ（５）を付着させた半
導体パッケージ（１）の外部端子（２）に、 該はんだ（５）の融点以上で該錫めっき（３）の融点以
下の温度で熱処理を行い、該外部端子（２）の該錫めっ
き（３）表出部に該はんだ（５）を加熱拡散させること
を特徴とする半導体パッケージ外部端子の表面処理方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011590A JPH03234049A (ja) | 1990-02-09 | 1990-02-09 | 半導体パッケージ外部端子の表面処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011590A JPH03234049A (ja) | 1990-02-09 | 1990-02-09 | 半導体パッケージ外部端子の表面処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03234049A true JPH03234049A (ja) | 1991-10-18 |
Family
ID=12294785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011590A Pending JPH03234049A (ja) | 1990-02-09 | 1990-02-09 | 半導体パッケージ外部端子の表面処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03234049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074017A (ja) * | 2004-09-04 | 2006-03-16 | Samsung Techwin Co Ltd | リードフレーム及びその製造方法 |
| JP2007081235A (ja) * | 2005-09-15 | 2007-03-29 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1990
- 1990-02-09 JP JP3011590A patent/JPH03234049A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074017A (ja) * | 2004-09-04 | 2006-03-16 | Samsung Techwin Co Ltd | リードフレーム及びその製造方法 |
| JP2007081235A (ja) * | 2005-09-15 | 2007-03-29 | Renesas Technology Corp | 半導体装置の製造方法 |
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