JPH03208129A - 割込み回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図、第５図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図、第３図） 発明の効果 〔概要〕 スイッチを操作することによりＣＰＵに対ｔ７て討込み
を通知する割込み回路に係り、 インバータを使用することなどにより起因するゲート遅
延手段にもとづくハラッキの存在のために信頼性が高く
なく、しかもハード規模が大きい点を改善することを目
的とし、 スイッチを操作することによってＣＰＵに対して割込み
通知を行うと共に、これを割込み要因レジスタに書き込
み、ＣＰＵがこの割込み要因レジスタを読み取り割込み
原因の識別を行う割込み回路において、スイッチのオン
・オフによってセット・リセット動作を行う第１のＳ−
Ｒラッチ回路と、この第１のＳ−Ｒラッチ回路の出力に
よってセットされ、ＣＰＵからの割込み要因レジスタの
リード・イネーブル信号によってリセットされる第２の
Ｓ−Ｒラソチ回路と、前記第ｌのラッチ回路及び第２の
ラッチ回路を入力とする論理和手段を備えたことを特徴
とする． 〔産業上の利用分野〕 本発明はコンピュータにおける割込み回路に係り、特に
、スインチ（ＳＷ）を操作することによって実行中のタ
スクに割込みをかけるための割込み回路に関する。

〔従来の技術〕

コンピュータによって種々のタスクを実行中に、そのタ
スクを一時中断して他の処理を行いたい場合がある。例
えば、プログラム開発中でのデバック作業では、プログ
ラムを動作させながら欠陥修正を行う必要があり、欠陥
が見つかった時点で割込みをかけ、そのプログラムの動
作を一時中止している。

第４図は、以上のような時に使用される従来の割込み回
路の例である。第４図において、４０は割込みをかける
ためのスイッチ（ＳＷ）であり、４１は第１のラッチ回
路、４２はＯＲ回路、４３は第２のラッチ回路、４４は
第ｌのインバータ回路郡により構威される遅延回路、４
５はレジスタ、４６は第２のインバータ回路郡により構
威される遅延回路、４７はＮＡＮＤ回路、４８はＡＮＤ
回路である。

第１のインバータ回ｌＩＩ郡４４は遅延回路としての動
作を行い、またこの第１ノインバータ回路郡４４とＯＲ
回路４２によって微分回路を構戒している．同様に第２
のインバータ回路郡４６は遅延回路としての動作を行い
、第２のインバータ回路郡４６とＮＡＮＤ４　７によっ
て微分回路を構威している． レジスタ４５は割込み要因を保持するためのレシスタで
あり、ラッチ回路４１の割込み要因以外にも、種々の割
込み要因ａ，ｂ，ｃが通知されると、それを記憶してお
く．そして、図示省略したＣＰＵからの読み出しに応じ
て、ＣＰＵバスにどこからの割込み要求があったのかを
通知する．第５図のタイムチャートを参照して、この従
来例の動作を説明する。なお、第５図の■〜■は、第４
図中の各部分の信号状態を示しており、それぞれ第４図
中の■〜■に示す部分に対応している。

まず、ＣＰＵからのＲＥＳＥＴ信号■によって期間ｔ９
−１１において初期化を行う。時刻ｔ！において、ＳＷ
４　０が切替えられラッチ４１のＳＥＴ側にロウ（Ｌ）
レベル信号を加えると、ラッチ４１の端子Ｑに信号■を
、端子Ｑに信号■を出力する．信号■は直接ＯＲ回路４
２に加えられ、また、遅延回ＩＩｒ４４を介して同じＯ
Ｒ回路４２に加えられる．遅延回路４４の遅延期間をｔ
　３−ｔ３とすると、ＯＲ回路４２の出力信号■には、
第５図に示すとおり、ｔ！〜ｔ３でＬレベルとなるパル
スが作られることとなり、これによって第２のラッチ回
路４３がセットされ、信号■を時刻ｔ２で割込み状態と
する。

一方、ラッチ回路４１の端子Ｑからの出力信号■がレジ
スタ４５にも印加されており、ＳＷ４　０からの手動に
よる割込みである旨の割込み要因を通知する，ＣＰＵは
、どこからの割込み要因かを知るために、割込み要因リ
クエスト信号（Ｃ　Ｓ）■によって、時刻ｔ４でレジス
タ４５をイネーブルとし、レジスタ４５を読み出す．こ
の割込み要因リクエスト信号（ＣＳ）は同時に遅延回路
４６を介してＮＡＮＤ回路４７に印加されるので、ｔ●
〜ｔ７でＬレベルとなるパルスを持つ信号■が作られる
。この信号■がＡＮＤ回路４８を介してラッチ４３に伝
えられるので、ラッチ４３は時刻１．においてリセット
され、その結果、信号■は割込み無しの状態に戻される
ことになる．〔発明が解決しようとする課題〕 以上述べたとおり、従来の割込み回路では、パルスを作
るために複数のインバータ等のゲートの遅延を利用して
微分する等していたが、ゲートの遅延はその素子によっ
てバラツキがあり、信頼性が高くないという課題を有し
ていた．また、多数のゲートを用いることになるので、
その回路規模も大きくなるという課題を有していた．本
発明は、このような点に鑑みてなされたものであり、信
頼性が高く、且つ、回路規模も小さい割込み回路を提供
することを目的とする。

〔課題を解決するための手段〕

第１図は、この発明の原理を示すブロック図である。

第１図において、１０は割込みを指示するためのスイッ
チ（ＳＷ）であり第４図に示すスイッチ１０に対応する
もので、１１は第１のセント・リセント（Ｓ−Ｒ）ラッ
チ回路、１２はＯＲ回路、１３は第２のＳ−Ｒラッチ回
路、１４はレジスタ、１５はＡＮＤ回路である．レジス
タｌ４は割込み要因を記憶保持するレジスタであり、第
４図に示すレジスタ４５に対応するもので、ｓｗｉｏの
操作による割込み要因の外、種々の割込み要因ａ、ｂ，
ｃを受け、これを記憶保持する．そして、図示省略した
ＣＰＵからの読み出しに応じて、ＣＰＵバスに対して、
どこからの割込み要求なのかを通知することになる． 〔作用〕 まず、ＣＰＵからのＲＥＳＥＴ信号■により、割込み回
路を初期化する．そして、ＳＷＩＯが操作されてセット
端子ＳがＨレベルとなって、Ｓ一Ｒラッチ１１のセント
端子に割込み要求がなされると、出力端子Ｑにロウ（Ｌ
）レベルの割込み要求信号■が出され、ＯＲ回路１２を
介して割込みが通知される．一方、Ｓ−Ｒラソチ１１の
他方の出力端子Ｑからは、このときＨレベルとなる信号
■によってＳＷＩＯから割込み要求があった旨、割込み
要因レジスタｌ４に対して通知がなされる．次いで、Ｃ
ＰＵはどの割込み要因かを識別するため、要因レジスタ
ｌ４にイネーブル信号■を供給し、割込み要因レジスタ
１４を読み込む．同時に、このイネーブル信号を、ＡＮ
Ｄゲート１５経由で第２のＳ−Ｒラッチェ３のリセント
端子Ｒに供給し、このＳ−Ｒラッチ１３の出力を端子Ｑ
から得る．この信号をＯＲ回路１２に加えることによっ
て割込み通知を解除することになる．〔実施例〕 第２図はこの発明の実施例であり、第１図における第１
及び第２のＲ−Ｓラッチ回路を、それぞれ２つのＮＡＮ
Ｄ回路を使用して実現している外、第１図と同一の構威
である． 第３図はこの第２図に示す実施例の動作を説明するため
のフローチャートである．第３図において■〜■で示し
た各信号は、第２図中の点■〜■における信号の状態を
示している。

第２図及び第３図を参照して、この実施例の動作を説明
する． 先ず、図示省略したＣＰＵよりのＲＥＳＥＴ信号■によ
り割込み回路を初期化する．時刻ｔｏにおいて、初期化
を解除すると、ＲＥＳＥＴ信号■はＨレベルとなる．こ
のＲＥＳＥＴ信号■は、ＣＰＵからの割込み要因レジス
タへの読取を行うための割込み要因リクエスト信号ＣＳ
■と共にＡＮＤ回路１５に加えられるが、ＣＰＵから割
込み要因レジスタへのアクセス要求が無い時は、この割
込み要因リクエスト信号ＣＳ■はＨレベルであり、従っ
て、ＡＮＤ回路ｌ５の出力はＨレベルとなる．このＡＮ
Ｄ回路１５の出力がラッチ回路１３のリセント端子Ｒに
加えられている． 一方、スイッチＳＷＩＯが図示の位Ｉにあり、割込み要
求が出されていない時は、ラッチ回路１１はリセント端
子Ｒからのリセント入力によって、リセットされており
、端子Ｑからの信号■は割込み無しの状態を示すＨレベ
ルとなる．このＨレベルの信号がＯＲ回路ｌ２の一方の
入力端子に加えられる． また、ラッチ回路１１の端子Ｑの出力信号■は、この時
、割込み無しの状態を示すＬレベルとなり、この出力が
ラッチ回路１３のセント端子Ｓに加えられているが、こ
の時、ラッチ回路１１のリセット端子Ｒには、ＡＮＤ回
路１５からのＨレベルの信号が入力されており、従って
、ラッチ回路１３はリセットされた状態であり、その端
子Ｑの出力信号■はＬレベルである．この信号■と信号
■とのＯＲをとった出力■は割込み無しを示すＨレベル
の状態となる． この状態で時刻ｔｌにおいて、スイッチＳＷＩＯがオン
となると、ラッチ回路１１の出力である信号のはＬレベ
ル、信号■はＨレベルとなる．このラッチ回路ｌ１の端
子Ｑの出力信号■は、ＯＲ回路１２の一方の入力端子に
接続されているので、信号■、信号■がそのままである
と、ＯＲ回路１２の出力である割込み状態を示す信号■
はＬレベルとなって、割込みがあったことをＣＰＵに通
知することになる。一方、信号■はこの時点でＨレベル
となり、割込み要因レジスタ１４に、スイッチＳＷから
の割込み要求があったことを書き込むことになる． ＣＰＵはＯＲ回路１２からの通知を受けると、どこから
の割込み要求かを識別するため、割込み要因レジスタに
対して、時刻ｔ！においてＬレベルとなるイネーブル信
号である割込み要因リクエスト信号ＣＳ■を供給し、割
込み要因レジスタ１４を読み込む。このイネーブル信号
である割込み要因リクエスト信号ＣＳ■は、同時にＡＮ
Ｄ回路１５を経由してラッチ回路１３に伝えられ、その
端子Ｑの信号■をＨレベルに変える。従って信号■が割
込み無しを示すＨレベルになり、割込みが解除される． その後スイッチＳＷをＯＦＦとして、割込み回路を初期
状態に戻す． 〔発明の効果〕 以上述べたとおり、この発明ではゲート回路の遅延を利
用せず、Ｓ−Ｒラッチ回路を用いて信号のエフヂを検出
し、動作させる割込み回路であり、信頼性が高く更に、
ハード規模も小さくてすむことになる．

【図面の簡単な説明】

第１図は本発明の割込み回路の原理を示すブロック図、 第２図は本発明の割込み回路の実施例を示す図、第３図
は本発明の動作を示すフローチャート、第４図は従来例
を示す図、 第５図は従来例の動作を示す図である．１−・Ｓ−Ｒラ
ッチ回路 ２・・−ＯＲ回路 ３−Ｓ　−　Ｒラッチ回路 ４一割込み要因レジスタ ５−Ａ　Ｎ　Ｄ回路

Claims (1)

1. 【特許請求の範囲】 スイッチを操作することによってＣＰＵに対して割込み
   通知を行うとともに、これを割込み要因レジスタに書き
   込み、ＣＰＵがこの割込み要因レジスタを読み取り割込
   み原因の識別を行う割込み回路において、 スイッチのオン・オフによってセット・リセット動作を
   行う第１のＳ−Ｒラッチ回路（１１）と、この第１のＳ
   −Ｒラッチ回路（１１）の出力によりセットされ、ＣＰ
   Ｕからの割込み要因レジスタのリード・イネーブル信号
   （＠ＣＳ＠）にもとづきリセットされる第２のＳ−Ｒラ
   ッチ回路（１３）と、 前記第１のラッチ回路（１１）及び第２のラッチ回路（
   １３）の出力を入力とする論理和手段（１２）を備えた
   ことを特徴とする 割込み回路。