JPH03206714A - Ｍｏｓ半導体集積回路 - Google Patents
Ｍｏｓ半導体集積回路Info
- Publication number
- JPH03206714A JPH03206714A JP2001820A JP182090A JPH03206714A JP H03206714 A JPH03206714 A JP H03206714A JP 2001820 A JP2001820 A JP 2001820A JP 182090 A JP182090 A JP 182090A JP H03206714 A JPH03206714 A JP H03206714A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- cmos inverter
- output terminal
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 241000238413 Octopus Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭ Ｏ ８半導体集積回路に関し、特に論理回
路の入カバッファ回路を有するＭＯＳ半導体集積回路に
関する。
路の入カバッファ回路を有するＭＯＳ半導体集積回路に
関する。
従来、ＭＯＳ半導体集積回路に内Ｈされている論理回路
の入カバッファ回路は、第３図に示すように入力端子Ｉ
Ｎと、出力端子ＯＵＴと、２個のダイオードＤの直列体
と、ＰチャンネルＭＯＳトランジスタＰ及びＮチャンネ
ルＭＯＳトランジスタＮとの直列体から構或されていた
。
の入カバッファ回路は、第３図に示すように入力端子Ｉ
Ｎと、出力端子ＯＵＴと、２個のダイオードＤの直列体
と、ＰチャンネルＭＯＳトランジスタＰ及びＮチャンネ
ルＭＯＳトランジスタＮとの直列体から構或されていた
。
第４図は、第３図の入カバッファ回路の動作を示すため
の電圧波形図である。
の電圧波形図である。
第３図，第４図に釦いて、入力端子電圧波形４の様に入
力端子ＩＮに電圧が加わると、ＰチャンネルＭＯＳトラ
ンジスタＰ ｈよびＮチャンネルＭＯＳトランジスタＮ
によるＣＭＯＳインバータは、しきい電圧ＶＴ （ ０
＜ｖｔ＜Ｖｃｃ ＋ ＶＴは自然数）をしきいとし、
オン状態とオフ状態が入れ替わり、出力端子電圧波形５
となって現われ、これを入力バッファ回路の出力信号と
していた。
力端子ＩＮに電圧が加わると、ＰチャンネルＭＯＳトラ
ンジスタＰ ｈよびＮチャンネルＭＯＳトランジスタＮ
によるＣＭＯＳインバータは、しきい電圧ＶＴ （ ０
＜ｖｔ＜Ｖｃｃ ＋ ＶＴは自然数）をしきいとし、
オン状態とオフ状態が入れ替わり、出力端子電圧波形５
となって現われ、これを入力バッファ回路の出力信号と
していた。
なか、この従来では、入力端子電圧はＱＶから■ｃｃま
でとしているが、ＶＣＣ以上か、ＯＶ以下の電圧に対し
てはダイオードＤにより制限を行う。
でとしているが、ＶＣＣ以上か、ＯＶ以下の電圧に対し
てはダイオードＤにより制限を行う。
前述した従来の論理回路の入カバッファ回路では、変換
可能な入力端子電圧はしきい電圧ｖＴ以上，１たはｖ丁
以下であり、入力振幅電圧Ａ，ＢがＡ〈■Ｔ＜Ｂの入力
信号に対しては動作するが，Ａ＜ＶＴ かＤＢ＜Ｖｒ
かｔ＊ｌｄＡ＞Ｖ丁かつＢ＞■Ｔでは動作しないという
欠点がある。
可能な入力端子電圧はしきい電圧ｖＴ以上，１たはｖ丁
以下であり、入力振幅電圧Ａ，ＢがＡ〈■Ｔ＜Ｂの入力
信号に対しては動作するが，Ａ＜ＶＴ かＤＢ＜Ｖｒ
かｔ＊ｌｄＡ＞Ｖ丁かつＢ＞■Ｔでは動作しないという
欠点がある。
本発明の目的は、前記欠点が解決され、入力振幅電圧Ａ
，ＢがＡく■Ｔ＜Ｂ以外でも動作するようにしたＭＯＳ
半導体集積回路を提供することにある。
，ＢがＡく■Ｔ＜Ｂ以外でも動作するようにしたＭＯＳ
半導体集積回路を提供することにある。
本発明のＭＯＳ半導体集積回路の構或ぱ、入力端子から
の入力信号を微分するキャパ冫タと、出力端子からの帰
還を行う第１のＣＭＯＳインバータと前記微分信号をし
きい電圧で変換して前記出力端子に出力する第２のＣＭ
ＯＳインバータとを備えていることを特徴とする。
の入力信号を微分するキャパ冫タと、出力端子からの帰
還を行う第１のＣＭＯＳインバータと前記微分信号をし
きい電圧で変換して前記出力端子に出力する第２のＣＭ
ＯＳインバータとを備えていることを特徴とする。
次に図面を参照しながら詳細に説明する。
第１図は本発明の一実施例のＭＯＳ半導体集積回路を示
す回路図である。
す回路図である。
第１図に分いて、本実施例は、入力端子工からの入力信
号を微分するキャパシタＣと、ＰチャンネルＭＯＳトラ
ンジスタＰ２，ＮチャンネルＭＯＳトランジスタＮ２に
よる第１のＣＭＯＳインバータと、微分信号Ｔをしきい
電圧ｖＴ１で変換するＰチャンネルＭＯＳトランジスタ
Ｐ１，ＮチャンネルＭＯＳトランジスタＮ１による第２
のＣ Ｍ ＯＳインバータとを含み、これを出力端子Ｏ
として出力している。１たこの出力は、第１のＣＭＯ
Ｓインバータの入力に接続されている。
号を微分するキャパシタＣと、ＰチャンネルＭＯＳトラ
ンジスタＰ２，ＮチャンネルＭＯＳトランジスタＮ２に
よる第１のＣＭＯＳインバータと、微分信号Ｔをしきい
電圧ｖＴ１で変換するＰチャンネルＭＯＳトランジスタ
Ｐ１，ＮチャンネルＭＯＳトランジスタＮ１による第２
のＣ Ｍ ＯＳインバータとを含み、これを出力端子Ｏ
として出力している。１たこの出力は、第１のＣＭＯ
Ｓインバータの入力に接続されている。
次に、本実施例の動作について説明する。
第２図は第１図に示す実施例の動作を示す電圧波形図で
ある。
ある。
第１図，第２図に釦いて、本実施例では、入力端子電圧
波形ｌの様に、入力端子Ｉに電圧Ａ，Ｂなる入力振幅を
持つ信号が加わると、キャパシタＣと第１のＣＭＯＳイ
ンバータの出力抵抗により微分され、微分信号Ｔは微分
信号電圧波形２の様に変化する。すると、第２のＣＭＯ
Ｓインバータは、しきい電圧ＶＴＩをしきいとし、遅延
時間ｄｌをもって、出力端子Ｏから出力端子電圧波形３
の様に出力信号を発生する。一方、出力端子電圧波形３
は第１のＣ Ｍ Ｏ Ｓインパータの入力信号にもなっ
てかり、遅延時間ｄ２’ｒもって微分信号Ｔに帰還して
いるので、再び入力端子電圧波形１が変化する１では、
微分君号電圧波形２と出力端子電圧波形３は安定してい
るのである。
波形ｌの様に、入力端子Ｉに電圧Ａ，Ｂなる入力振幅を
持つ信号が加わると、キャパシタＣと第１のＣＭＯＳイ
ンバータの出力抵抗により微分され、微分信号Ｔは微分
信号電圧波形２の様に変化する。すると、第２のＣＭＯ
Ｓインバータは、しきい電圧ＶＴＩをしきいとし、遅延
時間ｄｌをもって、出力端子Ｏから出力端子電圧波形３
の様に出力信号を発生する。一方、出力端子電圧波形３
は第１のＣ Ｍ Ｏ Ｓインパータの入力信号にもなっ
てかり、遅延時間ｄ２’ｒもって微分信号Ｔに帰還して
いるので、再び入力端子電圧波形１が変化する１では、
微分君号電圧波形２と出力端子電圧波形３は安定してい
るのである。
この様に、振＠電圧範囲が、入力端子電圧波形１の様に
、Ａ，Ｂとなっている場合でも、動作を行うことが出来
る。
、Ａ，Ｂとなっている場合でも、動作を行うことが出来
る。
本実施例は、入力信号の微分を行い、その微分信号によ
りＣＭＯＳインバータによるラッチをトリガする。
りＣＭＯＳインバータによるラッチをトリガする。
以上、本実施例は、入力端子工からの振＠電圧Ａ，Ｂ（
Ａ，Ｂは実数，Ａ（Ｂとする）の入力信号を微分するキ
ャパシタＣと、出力端子Ｏを入力とする第１のＣ Ｍ
Ｏ Ｓインバータ、そしてその微分信号Ｔをしきい電圧
ＶＴＩ （ ０ ＜ Ｖ’ｒｔ ＜ Ｖｃｃ ＋■Ｔ１
，■ｃｃぱ自然数）で論理反転し出力端子Ｏから振・＠
電圧ｏ ｔ ｖｃｃの出力信号を出力する第２のＣＭＯ
Ｓインバータとを含み、入力信号がλ＜ ＶＴ ＋くＢ
であっても、Ｂ＜ｖＴ１か筐たはＡ＞ＶＴＩでも出力信
号へ変換するようになっている。
Ａ，Ｂは実数，Ａ（Ｂとする）の入力信号を微分するキ
ャパシタＣと、出力端子Ｏを入力とする第１のＣ Ｍ
Ｏ Ｓインバータ、そしてその微分信号Ｔをしきい電圧
ＶＴＩ （ ０ ＜ Ｖ’ｒｔ ＜ Ｖｃｃ ＋■Ｔ１
，■ｃｃぱ自然数）で論理反転し出力端子Ｏから振・＠
電圧ｏ ｔ ｖｃｃの出力信号を出力する第２のＣＭＯ
Ｓインバータとを含み、入力信号がλ＜ ＶＴ ＋くＢ
であっても、Ｂ＜ｖＴ１か筐たはＡ＞ＶＴＩでも出力信
号へ変換するようになっている。
以上説明した様に、本発明は、入力端子からの入力信号
を微分するキャパシタと出力端子からの帰還を行うＣＭ
ＯＳインバータ、そしてその信号をしきい電圧で変換し
出力端子から出力するＣＭＯＳインバータを接続するど
とにより、振幅電圧範囲が第２図の人力端子電圧波形１
の様にＡ，Ｂとなっている場合でも正確に動作できる効
果がある。
を微分するキャパシタと出力端子からの帰還を行うＣＭ
ＯＳインバータ、そしてその信号をしきい電圧で変換し
出力端子から出力するＣＭＯＳインバータを接続するど
とにより、振幅電圧範囲が第２図の人力端子電圧波形１
の様にＡ，Ｂとなっている場合でも正確に動作できる効
果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のＭＯＳ半導体集積回路の回
路図、第２図は第１図に示す実施例の動作を示す電圧波
形図、第３図は従来の論理回路の入カバッファ回路の回
路図、第４図は第３図に示す入カバッファ回路の動作を
示す電圧波形図である。 １．４・−・・・・入力端子電圧波形、２・・・・・・
微分信号電圧波形、３，５・・・・・・出力端子電圧波
形、Ｐ１，Ｐ２，Ｐ・・・・・・ＰチャンネルＭＯＳト
ランジスタ、Ｎ１，Ｎ２，Ｎ・・・・−ＮチャンネルＭ
Ｏ Ｓ ｝ランジスタ、Ｃ・・・・・・キャパノタ、Ｄ
・・・・・・ダイオード、■，ＩＮ・・・・・・入力端
子、Ｏ ，ＯＵＴ・・・・・・出力端子。
路図、第２図は第１図に示す実施例の動作を示す電圧波
形図、第３図は従来の論理回路の入カバッファ回路の回
路図、第４図は第３図に示す入カバッファ回路の動作を
示す電圧波形図である。 １．４・−・・・・入力端子電圧波形、２・・・・・・
微分信号電圧波形、３，５・・・・・・出力端子電圧波
形、Ｐ１，Ｐ２，Ｐ・・・・・・ＰチャンネルＭＯＳト
ランジスタ、Ｎ１，Ｎ２，Ｎ・・・・−ＮチャンネルＭ
Ｏ Ｓ ｝ランジスタ、Ｃ・・・・・・キャパノタ、Ｄ
・・・・・・ダイオード、■，ＩＮ・・・・・・入力端
子、Ｏ ，ＯＵＴ・・・・・・出力端子。
Claims (1)
- 入力端子からの入力信号を微分するキャパシタと、出
力端子からの帰還を行う第１のＣＭＯＳインバータと前
記微分信号をしきい電圧で変換して前記出力端子に出力
する第２のＣＭＯＳインバータとを備えていることを特
徴とするＭＯＳ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001820A JPH03206714A (ja) | 1990-01-08 | 1990-01-08 | Ｍｏｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001820A JPH03206714A (ja) | 1990-01-08 | 1990-01-08 | Ｍｏｓ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03206714A true JPH03206714A (ja) | 1991-09-10 |
Family
ID=11512200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001820A Pending JPH03206714A (ja) | 1990-01-08 | 1990-01-08 | Ｍｏｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03206714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070811A1 (ja) * | 2004-12-28 | 2006-07-06 | Yasuhisa Uchida | 半導体装置及びレベルシフト回路 |
-
1990
- 1990-01-08 JP JP2001820A patent/JPH03206714A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070811A1 (ja) * | 2004-12-28 | 2006-07-06 | Yasuhisa Uchida | 半導体装置及びレベルシフト回路 |
| EP1833168A1 (en) * | 2004-12-28 | 2007-09-12 | Yasuhisa Uchida | Semiconductor device and level shifting circuit |
| EP1833168A4 (en) * | 2004-12-28 | 2008-08-20 | Yasuhisa Uchida | SEMICONDUCTOR EQUIPMENT AND LEVEL SWITCHING |
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