JPH09200030A - レベル変換回路および半導体集積回路 - Google Patents
レベル変換回路および半導体集積回路Info
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- JPH09200030A JPH09200030A JP8005037A JP503796A JPH09200030A JP H09200030 A JPH09200030 A JP H09200030A JP 8005037 A JP8005037 A JP 8005037A JP 503796 A JP503796 A JP 503796A JP H09200030 A JPH09200030 A JP H09200030A
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Abstract
(57)【要約】
【課題】 ＧＴＬレベルの入力信号を内部のＣＭＯＳ論
理回路に適したＣＭＯＳレベルの信号に変換するレベル
変換機能を有する入力バッファ回路の高速化を図る。 【解決手段】 ＧＴＬレベルのような小振幅の信号をＣ
ＭＯＳ差動回路で受けてバイポーラ差動増幅回路でＥＣ
Ｌレベルの信号に変換し、このバイポーラ差動増幅回路
でＭＯＳＦＥＴ回路を駆動してＣＭＯＳレベルの信号に
変換し、内部回路に伝える入力バッファ回路において、
バイポーラ差動増幅回路の出力用エミッタフォロワ型ト
ランジスタに、入力インピーダンスの高いゲート入力型
ＭＯＳＦＥＴの代わりに、ゲートが定電圧でバイアスさ
れた入力インピーダンスの低いソース入力型ＭＯＳＦＥ
Ｔからなるソース入力回路を接続するようにした。
理回路に適したＣＭＯＳレベルの信号に変換するレベル
変換機能を有する入力バッファ回路の高速化を図る。 【解決手段】 ＧＴＬレベルのような小振幅の信号をＣ
ＭＯＳ差動回路で受けてバイポーラ差動増幅回路でＥＣ
Ｌレベルの信号に変換し、このバイポーラ差動増幅回路
でＭＯＳＦＥＴ回路を駆動してＣＭＯＳレベルの信号に
変換し、内部回路に伝える入力バッファ回路において、
バイポーラ差動増幅回路の出力用エミッタフォロワ型ト
ランジスタに、入力インピーダンスの高いゲート入力型
ＭＯＳＦＥＴの代わりに、ゲートが定電圧でバイアスさ
れた入力インピーダンスの低いソース入力型ＭＯＳＦＥ
Ｔからなるソース入力回路を接続するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには信号のレベル変換回路に適用して有効な技術
に関し、例えば、ＧＴＬレベル（ガンニング・トランシ
ーバ・ロジック・レベル：Gunning transceiver logic
level）のような小振幅の信号をＣＭＯＳレベルのよう
な大振幅の信号に変換して内部論理回路に伝える入力バ
ッファ回路に利用して有効な技術に関する。
術さらには信号のレベル変換回路に適用して有効な技術
に関し、例えば、ＧＴＬレベル（ガンニング・トランシ
ーバ・ロジック・レベル：Gunning transceiver logic
level）のような小振幅の信号をＣＭＯＳレベルのよう
な大振幅の信号に変換して内部論理回路に伝える入力バ
ッファ回路に利用して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路装置間で信号を伝送する
方式として、振幅約0.8Ｖ（ハイレベルが1.2Ｖで、ロー
レベルが0.4Ｖ）の信号を送受信するＧＴＬ（ガンニン
グ・トランシーバ・ロジック）と呼ばれるインタフェー
ス方式が提案されている（日経エレクトロニクス，１９
９２年６月８日号，第１３３頁〜第１４１頁参照）。
方式として、振幅約0.8Ｖ（ハイレベルが1.2Ｖで、ロー
レベルが0.4Ｖ）の信号を送受信するＧＴＬ（ガンニン
グ・トランシーバ・ロジック）と呼ばれるインタフェー
ス方式が提案されている（日経エレクトロニクス，１９
９２年６月８日号，第１３３頁〜第１４１頁参照）。
【０００３】本発明者等は、上記のようなＧＴＬレベル
の信号を入力信号とし、3.3Ｖのような電源電圧で動作
するＣＭＯＳ集積回路において、ＧＴＬレベルの入力信
号を内部ＣＭＯＳ回路に適した0〜3.3ＶのようなＣＭＯ
Ｓレベルの信号に変換するレベル変換機能を有する入力
バッファ回路として図４に示すような回路について検討
した。
の信号を入力信号とし、3.3Ｖのような電源電圧で動作
するＣＭＯＳ集積回路において、ＧＴＬレベルの入力信
号を内部ＣＭＯＳ回路に適した0〜3.3ＶのようなＣＭＯ
Ｓレベルの信号に変換するレベル変換機能を有する入力
バッファ回路として図４に示すような回路について検討
した。
【０００４】図４の回路は、ＧＴＬレベルの信号をＣＭ
ＯＳ差動回路１１で受けてバイポーラ差動増幅回路１２
でＥＣＬレベルの信号に変換し、このバイポーラ差動増
幅回路でゲート入力のＭＯＳソースフォロワ回路１３を
駆動してＣＭＯＳレベルの信号に変換し、ＣＭＯＳイン
バータ１６を介して内部のＣＭＯＳ論理回路に伝えると
いうものである。
ＯＳ差動回路１１で受けてバイポーラ差動増幅回路１２
でＥＣＬレベルの信号に変換し、このバイポーラ差動増
幅回路でゲート入力のＭＯＳソースフォロワ回路１３を
駆動してＣＭＯＳレベルの信号に変換し、ＣＭＯＳイン
バータ１６を介して内部のＣＭＯＳ論理回路に伝えると
いうものである。
【０００５】
【発明が解決しようとする課題】図４に示されている回
路は、バイポーラ差動増幅回路１１とゲート入力のＭＯ
Ｓソースフォロワ回路１３との間にバイポーラ差動増幅
回路１２を介在されたことによりこれを設けない場合よ
りも全体の遅延時間を小さくすることができる。しかし
ながら、図４の回路においては、バイポーラ差動増幅回
路１２で次段の回路のＭＯＳＦＥＴ Ｑ１１’，Ｑ１
２’のゲートを駆動するようにしているため、遅延時間
が大きくなっていることが明らかになった。しかも、図
４の回路形式においては、高速化のため最終段のＭＯＳ
ソースフォロワ回路１３のゲート入力型ＭＯＳＦＥＴＱ
１１’やＱ１２’に流れる電流を増加させるべくそのサ
イズ（ゲート幅Ｗ）を大きくするとゲート容量が増加
し、前段のバイポーラ差動増幅回路１２の負荷が増大し
てしまい、高速化が充分に図れないという負具合がある
ことが明らかになった。
路は、バイポーラ差動増幅回路１１とゲート入力のＭＯ
Ｓソースフォロワ回路１３との間にバイポーラ差動増幅
回路１２を介在されたことによりこれを設けない場合よ
りも全体の遅延時間を小さくすることができる。しかし
ながら、図４の回路においては、バイポーラ差動増幅回
路１２で次段の回路のＭＯＳＦＥＴ Ｑ１１’，Ｑ１
２’のゲートを駆動するようにしているため、遅延時間
が大きくなっていることが明らかになった。しかも、図
４の回路形式においては、高速化のため最終段のＭＯＳ
ソースフォロワ回路１３のゲート入力型ＭＯＳＦＥＴＱ
１１’やＱ１２’に流れる電流を増加させるべくそのサ
イズ（ゲート幅Ｗ）を大きくするとゲート容量が増加
し、前段のバイポーラ差動増幅回路１２の負荷が増大し
てしまい、高速化が充分に図れないという負具合がある
ことが明らかになった。
【０００６】この発明の目的は、ＧＴＬレベルの入力信
号を内部のＣＭＯＳ論理回路に適したＣＭＯＳレベルの
信号に変換するレベル変換機能を有する入力バッファ回
路の高速化を図ることにある。
号を内部のＣＭＯＳ論理回路に適したＣＭＯＳレベルの
信号に変換するレベル変換機能を有する入力バッファ回
路の高速化を図ることにある。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００９】すなわち、ＧＴＬレベルのような小振幅の
信号をＣＭＯＳ差動回路で受けてバイポーラ差動増幅回
路でＥＣＬレベルの信号に変換し、このバイポーラ差動
増幅回路でＭＯＳＦＥＴ回路を駆動してＣＭＯＳレベル
の信号に変換し、内部回路に伝える入力バッファ回路に
おいて、バイポーラ差動増幅回路のエミッタフォロワ型
トランジスタに、入力インピーダンスの高いゲート入力
型ＭＯＳＦＥＴの代わりに、ゲートが定電圧でバイアス
された入力インピーダンスの低いソース入力型ＭＯＳＦ
ＥＴからなるソース入力回路を接続するようにしたもの
である。
信号をＣＭＯＳ差動回路で受けてバイポーラ差動増幅回
路でＥＣＬレベルの信号に変換し、このバイポーラ差動
増幅回路でＭＯＳＦＥＴ回路を駆動してＣＭＯＳレベル
の信号に変換し、内部回路に伝える入力バッファ回路に
おいて、バイポーラ差動増幅回路のエミッタフォロワ型
トランジスタに、入力インピーダンスの高いゲート入力
型ＭＯＳＦＥＴの代わりに、ゲートが定電圧でバイアス
された入力インピーダンスの低いソース入力型ＭＯＳＦ
ＥＴからなるソース入力回路を接続するようにしたもの
である。
【００１０】上記した手段によれば、バイポーラ差動増
幅回路の負荷を小さくして回路の高速化を図ることがで
き、しかもソース入力のＭＯＳＦＥＴのゲート制御電圧
を適当に設定してやることにより遅延時間と電流の最適
化が可能となる。
幅回路の負荷を小さくして回路の高速化を図ることがで
き、しかもソース入力のＭＯＳＦＥＴのゲート制御電圧
を適当に設定してやることにより遅延時間と電流の最適
化が可能となる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１２】図１は本発明をＧＴＬレベルの入力信号を
内部のＣＭＯＳ論理回路に適したＣＭＯＳレベルの信号
に変換して伝える入力バッファ回路に適用した実施例を
示す。図１において、１１は外部から入力端子ＩＮに入
力されるＧＴＬレベルの信号Ｖｉｎを弁別するＣＭＯＳ
差動増幅回路、１２はこのＣＭＯＳ差動増幅回路１１で
弁別された信号をＥＣＬレベルの信号に変換するバイポ
ーラ差動増幅回路、１４は上記バイポーラ差動増幅回路
１２の出力トランジスタのエミッタに接続されたレベル
変換機能を有するソース入力型ＭＯＳＦＥＴ回路、１５
は該ソース入力型ＭＯＳＦＥＴ回路１４にバイアス電圧
を与える定電圧発生回路である。
内部のＣＭＯＳ論理回路に適したＣＭＯＳレベルの信号
に変換して伝える入力バッファ回路に適用した実施例を
示す。図１において、１１は外部から入力端子ＩＮに入
力されるＧＴＬレベルの信号Ｖｉｎを弁別するＣＭＯＳ
差動増幅回路、１２はこのＣＭＯＳ差動増幅回路１１で
弁別された信号をＥＣＬレベルの信号に変換するバイポ
ーラ差動増幅回路、１４は上記バイポーラ差動増幅回路
１２の出力トランジスタのエミッタに接続されたレベル
変換機能を有するソース入力型ＭＯＳＦＥＴ回路、１５
は該ソース入力型ＭＯＳＦＥＴ回路１４にバイアス電圧
を与える定電圧発生回路である。
【００１３】上記ＣＭＯＳ差動増幅回路１１は、互いに
ソースが共通接続されゲート端子にそれぞれ上記入力信
号Ｖｉｎまたは参照電圧Ｖｒｅｆが印加されたＰチャネ
ル差動ＭＯＳＦＥＴ Ｑ１，Ｑ２と、この差動ＭＯＳＦ
ＥＴ Ｑ１，Ｑ２の共通ソースと電源電圧Ｖｃｃとの間
に接続された定電流源Ｃ１と、上記差動ＭＯＳＦＥＴＱ
１，Ｑ２のドレインと接地点との間に接続された負荷Ｍ
ＯＳＦＥＴ Ｑ３，Ｑ４とにより構成されている。上記
参照電圧Ｖｒｅｆとして入力信号Ｖｉｎのほぼ中間レベ
ルの0.8Ｖのような電位を与えることにより、振幅の小
さな入力信号であってもこれを弁別しかつ後段のバイポ
ーラ差動増幅回路１２に適したレベルでかつ差動の信号
が得られるようにされている。
ソースが共通接続されゲート端子にそれぞれ上記入力信
号Ｖｉｎまたは参照電圧Ｖｒｅｆが印加されたＰチャネ
ル差動ＭＯＳＦＥＴ Ｑ１，Ｑ２と、この差動ＭＯＳＦ
ＥＴ Ｑ１，Ｑ２の共通ソースと電源電圧Ｖｃｃとの間
に接続された定電流源Ｃ１と、上記差動ＭＯＳＦＥＴＱ
１，Ｑ２のドレインと接地点との間に接続された負荷Ｍ
ＯＳＦＥＴ Ｑ３，Ｑ４とにより構成されている。上記
参照電圧Ｖｒｅｆとして入力信号Ｖｉｎのほぼ中間レベ
ルの0.8Ｖのような電位を与えることにより、振幅の小
さな入力信号であってもこれを弁別しかつ後段のバイポ
ーラ差動増幅回路１２に適したレベルでかつ差動の信号
が得られるようにされている。
【００１４】上記バイポーラ差動増幅回路１２は、互い
にエミッタが共通接続されベースにそれぞれ上記ＣＭＯ
Ｓ差動増幅回路１１の差動出力が入力されるように接続
されたバイポーラ差動トランジスタＴ１，Ｔ２と、この
バイポーラ差動トランジスタＴ１，Ｔ２の共通エミッタ
と接地点との間に接続された定電流源Ｃ２と、上記バイ
ポーラ差動トランジスタＴ１，Ｔ２のコレクタと電源電
圧Ｖｃｃとの間にそれぞれ接続された負荷抵抗Ｒ１，Ｒ
２と、上記バイポーラ差動トランジスタＴ１，Ｔ２のコ
レクタにベースが接続されコレクタが電源電圧Ｖｃｃに
接続されたエミッタフォロワ型トランジスタＴ３，Ｔ４
とにより構成されている。バイポーラ増幅回路１２を介
在させることにより、これを設けない場合に比べて後段
のレベル変換回路に高速で信号を伝えることができる。
にエミッタが共通接続されベースにそれぞれ上記ＣＭＯ
Ｓ差動増幅回路１１の差動出力が入力されるように接続
されたバイポーラ差動トランジスタＴ１，Ｔ２と、この
バイポーラ差動トランジスタＴ１，Ｔ２の共通エミッタ
と接地点との間に接続された定電流源Ｃ２と、上記バイ
ポーラ差動トランジスタＴ１，Ｔ２のコレクタと電源電
圧Ｖｃｃとの間にそれぞれ接続された負荷抵抗Ｒ１，Ｒ
２と、上記バイポーラ差動トランジスタＴ１，Ｔ２のコ
レクタにベースが接続されコレクタが電源電圧Ｖｃｃに
接続されたエミッタフォロワ型トランジスタＴ３，Ｔ４
とにより構成されている。バイポーラ増幅回路１２を介
在させることにより、これを設けない場合に比べて後段
のレベル変換回路に高速で信号を伝えることができる。
【００１５】また、上記ソース入力型ＭＯＳＦＥＴ回路
１４は、上記エミッタフォロワ型トランジスタＴ３，Ｔ
４のエミッタにそれぞれソースが接続されゲートに定電
圧発生回路１５からの定電圧Ｖａが共通に印加されたソ
ース入力型のＰチャネルＭＯＳＦＥＴ Ｑ１１，Ｑ１２
と、上記ソース入力型ＭＯＳＦＥＴ Ｑ１１，Ｑ１２の
ドレインと接地点との間に接続されたＮチャネル負荷Ｍ
ＯＳＦＥＴ Ｑ１３，Ｑ１４とにより構成されている。
上記Ｎチャネル負荷ＭＯＳＦＥＴ Ｑ１３は、ゲートと
ドレインが結合されたいわゆるダイオード接続のＭＯＳ
ＦＥＴであり、Ｑ１３とＱ１４とはカレントミラー接続
されている。そして、上記ＭＯＳＦＥＴＱ１２のドレイ
ン電圧がＣＭＯＳインバータ１６を介して内部回路にレ
ベル変換された入力信号として供給される。
１４は、上記エミッタフォロワ型トランジスタＴ３，Ｔ
４のエミッタにそれぞれソースが接続されゲートに定電
圧発生回路１５からの定電圧Ｖａが共通に印加されたソ
ース入力型のＰチャネルＭＯＳＦＥＴ Ｑ１１，Ｑ１２
と、上記ソース入力型ＭＯＳＦＥＴ Ｑ１１，Ｑ１２の
ドレインと接地点との間に接続されたＮチャネル負荷Ｍ
ＯＳＦＥＴ Ｑ１３，Ｑ１４とにより構成されている。
上記Ｎチャネル負荷ＭＯＳＦＥＴ Ｑ１３は、ゲートと
ドレインが結合されたいわゆるダイオード接続のＭＯＳ
ＦＥＴであり、Ｑ１３とＱ１４とはカレントミラー接続
されている。そして、上記ＭＯＳＦＥＴＱ１２のドレイ
ン電圧がＣＭＯＳインバータ１６を介して内部回路にレ
ベル変換された入力信号として供給される。
【００１６】上記定電圧発生回路１５は、電源電圧Ｖｃ
ｃと接地点との間に直列接続されたダイオード接続のＭ
ＯＳＦＥＴ Ｑ２１および定電流源Ｃ３と、ＭＯＳＦＥ
ＴＱ２１のドレインにベースが接続されたバイポーラ・
トランジスタＴ５およびそのエミッタに接続された定電
流源Ｃ４からなるエミッタフォロワとによって構成され
ている。このようにエミッタフォロワを介してソース入
力型ＭＯＳＦＥＴ回路１４にバイアス電圧を与えるよう
にすることにより、バイポーラ差動回路１２を構成する
トランジスタＴ３，Ｔ４の特性（ベース・エミッタ間電
圧Ｖｂｅ等）が温度変動に伴って変化したときに、定電
圧発生回路１５内のバイポーラ・トランジスタＴ５の特
性が同じ傾向で変化することによって発生されるバイア
ス電圧Ｖａに温度補償を与え、温度が変化してもソース
入力のＭＯＳＦＥＴ１１，Ｑ１２に流れる電流を一定に
することができるようになっている。
ｃと接地点との間に直列接続されたダイオード接続のＭ
ＯＳＦＥＴ Ｑ２１および定電流源Ｃ３と、ＭＯＳＦＥ
ＴＱ２１のドレインにベースが接続されたバイポーラ・
トランジスタＴ５およびそのエミッタに接続された定電
流源Ｃ４からなるエミッタフォロワとによって構成され
ている。このようにエミッタフォロワを介してソース入
力型ＭＯＳＦＥＴ回路１４にバイアス電圧を与えるよう
にすることにより、バイポーラ差動回路１２を構成する
トランジスタＴ３，Ｔ４の特性（ベース・エミッタ間電
圧Ｖｂｅ等）が温度変動に伴って変化したときに、定電
圧発生回路１５内のバイポーラ・トランジスタＴ５の特
性が同じ傾向で変化することによって発生されるバイア
ス電圧Ｖａに温度補償を与え、温度が変化してもソース
入力のＭＯＳＦＥＴ１１，Ｑ１２に流れる電流を一定に
することができるようになっている。
【００１７】この実施例においては、レベル変換回路を
ソース入力型ＭＯＳＦＥＴ回路としたことにより、図４
のようにゲート入力のＭＯＳＦＥＴを使用した回路に比
べて前段のバイポーラ差動増幅回路１２の負荷を小さく
することができ、これによって回路の高速化を図ること
ができる。図２（Ａ）に本実施例の回路における各部の
信号の変化を、また比較のため図２（Ｂ）に図４の回路
における各部の信号の変化をそれぞれ示す。図２からも
明らかなように本実施例の入力バッファ回路の方が、図
４の回路に比べて遅延時間ｔpdが約２割短縮される。な
お、図２において、Ｖａ，Ｖａ’はバイポーラ差動増幅
回路１２の出力電位すなわちエミッタフォロワ型トラン
ジスタＴ３，Ｔ４のエミッタ電圧、またＶｂは本実施例
におけるソース入力型ＭＯＳＦＥＴ回路１４の出力電位
すなわちＭＯＳＦＥＴ Ｑ１２のドレイン電圧である。
ソース入力型ＭＯＳＦＥＴ回路としたことにより、図４
のようにゲート入力のＭＯＳＦＥＴを使用した回路に比
べて前段のバイポーラ差動増幅回路１２の負荷を小さく
することができ、これによって回路の高速化を図ること
ができる。図２（Ａ）に本実施例の回路における各部の
信号の変化を、また比較のため図２（Ｂ）に図４の回路
における各部の信号の変化をそれぞれ示す。図２からも
明らかなように本実施例の入力バッファ回路の方が、図
４の回路に比べて遅延時間ｔpdが約２割短縮される。な
お、図２において、Ｖａ，Ｖａ’はバイポーラ差動増幅
回路１２の出力電位すなわちエミッタフォロワ型トラン
ジスタＴ３，Ｔ４のエミッタ電圧、またＶｂは本実施例
におけるソース入力型ＭＯＳＦＥＴ回路１４の出力電位
すなわちＭＯＳＦＥＴ Ｑ１２のドレイン電圧である。
【００１８】また、この実施例では、ソース入力型のＭ
ＯＳＦＥＴ Ｑ１１，Ｑ１２のゲート制御電圧Ｖｇを適
当に設定してやることにより遅延時間ｔpdと電流Ｉｓの
最適化が可能となる。すなわち、図４の回路形式におい
ては、高速化のため最終段のＭＯＳソースフォロワ回路
１３のＭＯＳＦＥＴ Ｑ１１’，Ｑ１２’に流れる電流
を増加させるべくそのサイズ（ゲート幅Ｗ）を大きくす
るとゲート容量が増加し、前段のバイポーラ差動増幅回
路１２の負荷が増大してしまい、高速化が充分に図れな
い。これに対し、本実施例の回路におけるソース入力型
のＭＯＳＦＥＴＱ１１，Ｑ１２のゲート制御電圧Ｖｇと
電流Ｉｓおよび遅延時間ｔpdとの関係を示すと図３のよ
うになる。図３より、ゲート制御電圧Ｖｇが低いほど遅
延時間ｔpdが小さく、しかもゲート制御電圧Ｖｇが１Ｖ
以下では遅延時間ｔpdが一定になる。また、電流Ｉｓは
ゲート制御電圧Ｖｇが高くなるほど小さくなることが分
かる。従って、ゲート制御電圧Ｖｇを０．５〜１．０Ｖ
に設定すれば遅延時間ｔpdと電流Ｉｓの最適化を図るこ
とができる。
ＯＳＦＥＴ Ｑ１１，Ｑ１２のゲート制御電圧Ｖｇを適
当に設定してやることにより遅延時間ｔpdと電流Ｉｓの
最適化が可能となる。すなわち、図４の回路形式におい
ては、高速化のため最終段のＭＯＳソースフォロワ回路
１３のＭＯＳＦＥＴ Ｑ１１’，Ｑ１２’に流れる電流
を増加させるべくそのサイズ（ゲート幅Ｗ）を大きくす
るとゲート容量が増加し、前段のバイポーラ差動増幅回
路１２の負荷が増大してしまい、高速化が充分に図れな
い。これに対し、本実施例の回路におけるソース入力型
のＭＯＳＦＥＴＱ１１，Ｑ１２のゲート制御電圧Ｖｇと
電流Ｉｓおよび遅延時間ｔpdとの関係を示すと図３のよ
うになる。図３より、ゲート制御電圧Ｖｇが低いほど遅
延時間ｔpdが小さく、しかもゲート制御電圧Ｖｇが１Ｖ
以下では遅延時間ｔpdが一定になる。また、電流Ｉｓは
ゲート制御電圧Ｖｇが高くなるほど小さくなることが分
かる。従って、ゲート制御電圧Ｖｇを０．５〜１．０Ｖ
に設定すれば遅延時間ｔpdと電流Ｉｓの最適化を図るこ
とができる。
【００１９】以上説明したように、上記実施例は、ＧＴ
Ｌレベルのような小振幅の信号をＣＭＯＳ差動回路で受
けてバイポーラ差動増幅回路でＥＣＬレベルの信号に変
換し、このバイポーラ差動増幅回路でＭＯＳＦＥＴ回路
を駆動してＣＭＯＳレベルの信号に変換し、内部回路に
伝える入力バッファ回路において、バイポーラ差動増幅
回路のエミッタフォロワ型トランジスタに、入力インピ
ーダンスの高いゲート入力型ＭＯＳＦＥＴの代わりに、
ゲートが定電圧でバイアスされた入力インピーダンスの
低いソース入力型ＭＯＳＦＥＴからなるソース入力回路
を接続するようにしたので、バイポーラ差動増幅回路の
負荷を小さくして回路の高速化を図ることができるとと
もに、ソース入力のＭＯＳＦＥＴのゲート制御電圧を適
当に設定してやることにより遅延時間と電流の最適化を
図ることができるという効果がある。
Ｌレベルのような小振幅の信号をＣＭＯＳ差動回路で受
けてバイポーラ差動増幅回路でＥＣＬレベルの信号に変
換し、このバイポーラ差動増幅回路でＭＯＳＦＥＴ回路
を駆動してＣＭＯＳレベルの信号に変換し、内部回路に
伝える入力バッファ回路において、バイポーラ差動増幅
回路のエミッタフォロワ型トランジスタに、入力インピ
ーダンスの高いゲート入力型ＭＯＳＦＥＴの代わりに、
ゲートが定電圧でバイアスされた入力インピーダンスの
低いソース入力型ＭＯＳＦＥＴからなるソース入力回路
を接続するようにしたので、バイポーラ差動増幅回路の
負荷を小さくして回路の高速化を図ることができるとと
もに、ソース入力のＭＯＳＦＥＴのゲート制御電圧を適
当に設定してやることにより遅延時間と電流の最適化を
図ることができるという効果がある。
【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、温度補償をするため低電圧発生回路１５
として出力段にバイポーラ・エミッタフォロワ型トラン
ジスタＴ１１を用いたものを使用したが、同一の半導体
チップ上に形成される他の回路を構成する素子と同一の
素子を用いたものであればどのような構成の定電圧発生
回路を用いても良い。また、前段ＭＯＳＦＥＴ Ｑ２１
のドレイン電圧をそのままゲート制御電圧Ｖｇとしてソ
ース入力型ＭＯＳＦＥＴ回路１４に供給するようなこと
も可能である。さらに、上記ゲート制御電圧Ｖｇは半導
体チップの外部から与えるように構成することも可能で
ある。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、温度補償をするため低電圧発生回路１５
として出力段にバイポーラ・エミッタフォロワ型トラン
ジスタＴ１１を用いたものを使用したが、同一の半導体
チップ上に形成される他の回路を構成する素子と同一の
素子を用いたものであればどのような構成の定電圧発生
回路を用いても良い。また、前段ＭＯＳＦＥＴ Ｑ２１
のドレイン電圧をそのままゲート制御電圧Ｖｇとしてソ
ース入力型ＭＯＳＦＥＴ回路１４に供給するようなこと
も可能である。さらに、上記ゲート制御電圧Ｖｇは半導
体チップの外部から与えるように構成することも可能で
ある。
【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＧＴＬ
レベルの入力信号をＣＭＯＳレベルの信号に変換して内
部回路に伝える入力バッファ回路に適用した場合につい
て説明したが、この発明はそれに限定されるものでなく
ＧＴＬレベル以外の小振幅の信号を変換するレベル変換
回路一般に利用することができる。
なされた発明をその背景となった利用分野であるＧＴＬ
レベルの入力信号をＣＭＯＳレベルの信号に変換して内
部回路に伝える入力バッファ回路に適用した場合につい
て説明したが、この発明はそれに限定されるものでなく
ＧＴＬレベル以外の小振幅の信号を変換するレベル変換
回路一般に利用することができる。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２３】すなわち、例えばＧＴＬレベルのような小
振幅信号をＣＭＯＳレベルのようなこれよりも振幅の大
きな信号に変換するレベル変換回路およびこれを使用し
た入力バッファ回路の高速化を図ることができる。
振幅信号をＣＭＯＳレベルのようなこれよりも振幅の大
きな信号に変換するレベル変換回路およびこれを使用し
た入力バッファ回路の高速化を図ることができる。
【図１】本発明をＧＴＬレベルの入力信号をＣＭＯＳレ
ベルの信号に変換して伝える入力バッファ回路に適用し
た一実施例を示す回路図である。
ベルの信号に変換して伝える入力バッファ回路に適用し
た一実施例を示す回路図である。
【図２】図２（Ａ）は図１の入力バッファ回路における
各部の信号波形を示す波形図、図２（Ｂ）は図４の回路
における各部の信号波形を示す波形図である。
各部の信号波形を示す波形図、図２（Ｂ）は図４の回路
における各部の信号波形を示す波形図である。
【図３】図１の入力バッファ回路におけるソース入力型
ＭＯＳＦＥＴ回路に供給されるゲート制御電圧Ｖｇと遅
延時間ｔpd、電流Ｉｓとの関係を示す特性図である。
ＭＯＳＦＥＴ回路に供給されるゲート制御電圧Ｖｇと遅
延時間ｔpd、電流Ｉｓとの関係を示す特性図である。
【図４】本発明に先立って検討した入力バッファ回路の
一例を示す回路図である。
一例を示す回路図である。
１１ ＣＭＯＳ差動増幅回路 １２ バイポーラ差動増幅回路 １４ ソース入力型ＭＯＳＦＥＴ回路（ソース入力回
路） １５ 定電圧発生回路 Ｑ１１，Ｑ１２ ソース入力型ＭＯＳＦＥＴ Ｑ１１’，Ｑ１２’ ゲート入力型ＭＯＳＦＥＴ
路） １５ 定電圧発生回路 Ｑ１１，Ｑ１２ ソース入力型ＭＯＳＦＥＴ Ｑ１１’，Ｑ１２’ ゲート入力型ＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 ＣＭＯＳ差動増幅回路と、該ＣＭＯＳ差
動増幅回路に接続されたバイポーラ差動増幅回路と、該
バイポーラ差動増幅回路の一対の出力用エミッタフォロ
ワ型トランジスタのエミッタにソースが接続されゲート
に定電圧が印加された一対のソース入力のＭＯＳＦＥＴ
および該ソース入力のＭＯＳＦＥＴの各ドレインにそれ
ぞれ接続された抵抗性負荷とからなるソース入力型回路
とにより構成されてなることを特徴とするレベル変換回
路。 - 【請求項２】 上記ソース入力型回路を構成する抵抗性
負荷は、ダイオード接続されたＭＯＳＦＥＴと、該ＭＯ
ＳＦＥＴとカレントミラー接続されたＭＯＳＦＥＴとに
より構成されていることを特徴とする請求項１に記載の
レベル変換回路。 - 【請求項３】 上記ソース入力のＭＯＳＦＥＴのゲート
に供給される定電圧を発生する定電圧発生回路を備え、
該定電圧発生回路はその出力段にエミッタフォロワ型ト
ランジスタを有していることを特徴とする請求項１また
は２に記載のレベル変換回路。 - 【請求項４】 外部から入力されるＧＴＬレベルの信号
を弁別するＣＭＯＳ差動増幅回路と、該ＣＭＯＳ差動増
幅回路に接続されたバイポーラ差動増幅回路と、該バイ
ポーラ差動増幅回路の一対の出力用エミッタフォロワ型
トランジスタのエミッタにソースが接続されゲートに定
電圧が印加された一対のソース入力のＭＯＳＦＥＴおよ
び該ソース入力のＭＯＳＦＥＴの各ドレインにそれぞれ
接続された抵抗性負荷とからなりソース入力型回路とに
よって構成され、上記ＧＴＬレベルの入力信号をＣＭＯ
Ｓレベルの信号に変換して内部回路に伝達可能にされて
なる入力バッファ回路を備えたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005037A JPH09200030A (ja) | 1996-01-16 | 1996-01-16 | レベル変換回路および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005037A JPH09200030A (ja) | 1996-01-16 | 1996-01-16 | レベル変換回路および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200030A true JPH09200030A (ja) | 1997-07-31 |
Family
ID=11600262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005037A Pending JPH09200030A (ja) | 1996-01-16 | 1996-01-16 | レベル変換回路および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200030A (ja) |
-
1996
- 1996-01-16 JP JP8005037A patent/JPH09200030A/ja active Pending
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