JPH03205916A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路における入出力回路，特に，信
号レベルあるいは電源系の興なる回路ブロック間インタ
フェースのレベル変換回路に関する． ［従来の技術］ 従来の信号レベル変換回路は特開昭６４−８０１２６号
公報に記軟のＴＴＬ−ＥＣＬレベル変換回路のように、
直流的な回路結合で構成されていた． ［発明が解決しようとする課題］ 上記従来技術は直流的な回路結合のため、レベル変換特
性が回路素子の設計値で固定されてしまう。従って、変
換特性を使用時に可変にすることはできず，固定された
変換特性も回路素子の設計値に依存するため，安定性や
設計余裕の点でも十分とはいい難かった。

本発明の目的はレベル変換特性が自動的に適合し，かつ
、設計余裕の大きなレベル変換回路を提供することにあ
る。

［課題を解決するための手段コ 上記目的を達成するために、本発明ではキャパシタを用
いた交流結合回路と自動零回路で入力レベル変換回路を
構成し、任意の変換特性に適合し、かつ、設計余裕が大
きくなるようにしたものである。

〔作用〕 本発明のレベル変換回路では，キャパシタを用いた交流
結合により、任意の変換特性に対応でき、さらに、自動
零回路で入力信号を検出してレベル変換を行なうため回
路の適合性が大きく，安定性や設計余裕度を大きくする
ことができる。

［実施例］ 以下、本発明の一実施例を第１図により説明する。回路
ブロック１０は電源Ｖ＋ｔ＋８と接地■，３１からなる
論理回路系で，ゲート１１の出力信号又はスイッチＳＷ
Ｉ、および、キャパシタＣを介して、他の回路ブロック
ｌ３に伝達される．回路ブロック１３は電源Ｖｏｏｘと
接地Ｖ　Ｂ　３　ｚからなる論理回路系で，回路ブロッ
ク１０とは論理レベルが異なる。

ゲート１２は入出力が結合され，論理回路系１０のスレ
ッショルド電圧Ｖｔｔを発生する。また、ゲート１４は
スイッチＳＷ３がオンすると論理回路系１３のスレッシ
ョルド電圧Ｖｒｘに自己バイアスされ自動零状態となる
。自動零状態でスイノチＳＷ２をオンとし、スレッシ五
ルド電圧ｖｒ．をキャパシタＣの一端に印加する，次に
．スイッチＳＷ３をオフしゲートｌ４を活性状層にして
，スイッチＳＷ２をオフ．ＳＷＩをオンとしてキャパシ
タＣの一端にゲート１工の出力信号Ｘを印加する。

このとき、差電圧；｛−Ｖｔ＋がゲート１４の入力端に
伝達され、入力端に呪われる電圧Ｙは，ｙ＝　（ｘ−ｖ
Ｔｌ）＋Ｖｒｚ　　　　　　　（１）となる．このとき
ゲート１４は自己のスレッシコルド電圧Ｖｔｆｆｉを中
心として，ｙ−ｖつ、すなわち，Ｘ　−　Ｖ　ｔ　１の
差電圧を常に増幅することになる，増幅されたゲート１
４の出力は同一論理回路系１３のＤＴフリンプフロップ
ｌ５に取込まれ，後段の論理回路へ伝達される．以上に
より信号レベル，あるいは，信号電圧の異なる二つのＩ
ＩＩ理回路系１０，１３の信号伝達が容易に達成される
．キャパシタＣを介した交流結合により，スレッシコル
ド電圧Ｖｒの異なる任意の論理回路系の間の変換が可能
であり，また、自Ｉｈ婁回路により最適なバイアス状履
が自動的に得られるため、回路の設計が容易で安定した
信号レベル変換．ｒｆｆ号伝達が実現される。

第２図は第ｌ図の本発明の実施例における電源と接地電
位の給電回路の例である．抵抗Ｒ．，　Ｒｘで抵抗分圧
された電位をソースフォロア２０で各電源ＶＩ）ｏＬｔ
　ＶｎＤｉ、接地線Ｖｓｓｒ＋　Ｖｓｓｘニ供給する．
ソースフオロ７２０の電源電圧ｖ１、接地電圧ＶＳＳは
．，ソースフオロア２０が動作できるように設定する。

本回路は容易に集積回路化が可能である。

第３図は本発明の他の実施例を示す回路図である．回路
ブロック３１．３２は、それぞれ、電源ＶＤＤ，Ｖｌｌ
ｌ接地ＶＭ，Ｖｓｓからなる論理回路系であり，各回路
ブロック３１．３２の出力信号はキャパシタＣを介して
、信号レベル，あるいは、電源系の異なる回路ブロック
１３ヘレベル変換されて伝達される。回路ブロック３１
におけるＰＭＯＳトランジスタＴｌ，Ｔ２はＰＭＯＳイ
ンバータ３３を形成し，回路ブロック３２のＮＭＯＳト
ランジスタＴ３，Ｔ４はＮＭＯＳインバータ３４を形成
する。また、ＰＭＯＳ｝−ランジスタＴ５とＮＭ？Ｓト
ランジスタＴ６はＣＭＯＳインバータ１４を形成する。

ｖ’ｒｌｌｌ　Ｖ７（■はそれぞれ回路ブロック３１．
３２の論１回路系固有のスレッシコルド電圧である。ａ
ｌ＆ブロック３ｌ、あるいは、３２から回路ブロック１
３への信号の伝達動作は第１図の実施例と同様である。

第３図の回路は微細化に伴う大規模集積回路の内部回路
において、二つの論理回路系を直列接続して電源電圧Ｖ
ＤＩ１の有効利用を図るのに適している。

第４図（ａ），（ｂ）は第３図の実施例における二つの
回路ブロック３１．３２のゲートの構成例を示す図であ
る。第４＠　（ａ）においてＴ７，Ｔ８はＰＭＯＳ，Ｔ
９，ＴＩＯはＮ　Ｍ　Ｏ　Ｓ　トランジスタであり，そ
れぞれインバータ４１．４２を形成する．Ｔ８，Ｔ９は
デプレッション形である。

同図（ｂ）において、ＰＭＯＳＴＩＩとＮＭＯ　ＳＴ１
２はＣＭＯＳインバータ４３、ＰＭＯＳＴＩ３とＮＭＯ
ＳＴ１４はＣＭＯＳインバータ４４を形或する．ＰＭＯ
ＳＴ７，Ｔ８の基板電位４５はＶｏｖヘ．　ＮＭＯ　Ｓ
　Ｔ　９　＝　Ｔ　１　０　（７）基板電位４６はＶｓ
ｓヘ，Ｐ　ＭＯ　Ｓ　Ｔ　１　１　，　Ｔ　１　３の基
板電位４７はｖＩ）Ｄヘ、ＮＭＯＳＴ１２，Ｔ１４の基
板電位４８はｖ３　Ｂ　ヘ，それぞれ、＊Ｘする．ココ
テ、Ｖｂｏは高電位．Ｖｓｓは低電位とする．なお、Ｎ
ＭＯＳＴ１２がＰウェル内に形成される場合、Ｔ１２の
基板電位をｖＭとすることもできる。また．ＰＭＯＳＴ
Ｉ　３がＮウェル内に形成される場合．Ｔ１３の基板電
位をＶＭとすることも可能である。第４図の回路は容易
に集積回路化が可能である。なお、本発明のレベル変換
回路は傭別回路部品で構成することもできる。

［発明の効果］ 本発明によれば，キャパシタによる交流結合と自動零回
路でレベル変換回路を構成したため、任意のレベル変換
特性に適合でき、かつ，安定性や設計余裕度が大きいな
ど設計のしやすさ、汎用性，経済性等の効果がある．

【図面の簡単な説明】

第ｌ図は本発明の一実施例のレベル変換回路図，第２１
！Ｉは第１図のレベル変換回路への電源給電回路図、第
３図は本発明の他の実施例のレベル変換回路図，第４図
は第３図のνベル変換回路の二つの論理回路系における
ゲートの回ｊＩ図である。 符号の説明 １０．１３，３二，３２・・・回路ブロック、ＬＬ，１
２．１４・・・ゲート、 １５・・・フリップフロップ、 ２０・・・ソースフォロア， ３３，３４．４１〜４４・・・ＭＯＳトランジスタ，４
５〜４８・・・ＭＯＳトランジスタの基板電飲。

Claims (1)

1. 【特許請求の範囲】 １、直列接続されたキャパシタとゲートとからなり、前
   記キャパシタの一端に複数の信号を入力する手段と、前
   記ゲートの入出力端を前記信号に同期して結合、開放す
   る手段とを含み、前記キャパシタの一端に入力された信
   号のレベル変換信号を前記ゲートの出力端から得ること
   を特徴とする半導体集積回路。 ２、請求項１において前記キャパシタの一端に信号を入
   力する手段の一つをゲートの出力信号を入力する手段、
   他の一つを前記ゲートのスレッショルド電圧を入力する
   手段とした半導体集積回路。 ３、請求項２において前記キャパシタの一端に、前記ゲ
   ートの出力信号とスレッショルド電圧のほか少なくとも
   一組の第二のゲートの出力信号とスレッショルド電圧を
   選択して入力する手段を設けた半導体集積回路。 ４、請求項３において、前記ゲートの電源線と前記第二
   のゲートの接地線あるいは前記ゲートの接地線と前記第
   二のゲートの電源線の電位を同一にしたことを特徴とす
   る半導体集積回路。 ５、請求項４において、前記ゲートＡをＰチャネル形Ｍ
   ＯＳトランジスタ、前記第二のゲートをＮチャネル形Ｍ
   ＯＳトランジスタ、または、前記ゲートをＮチャネル形
   ＭＯＳトランジスタ、前記第二のゲートをＰチャネル形
   ＭＯＳトランジスタ、または、前記ゲート、前記第二の
   ゲートをＣＭＯＳトランジスタで構成した半導体集積回
   路。