JPH03192818A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH03192818A JPH03192818A JP1334354A JP33435489A JPH03192818A JP H03192818 A JPH03192818 A JP H03192818A JP 1334354 A JP1334354 A JP 1334354A JP 33435489 A JP33435489 A JP 33435489A JP H03192818 A JPH03192818 A JP H03192818A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- buffer circuit
- input buffer
- input
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路に関し、特にＣＭＯＳインバー
タにより構成された入力バッファ回路に関する。
タにより構成された入力バッファ回路に関する。
［従来の技術］
従来、この種の人力バッファ回路では、入力判定レベル
は、電源電圧に応じて変動し、この入力判定レベルは入
力バッファ回路の回路構成により決まる。このため使用
電源電圧に対し一定の入力レベル範囲で用いられていた
。
は、電源電圧に応じて変動し、この入力判定レベルは入
力バッファ回路の回路構成により決まる。このため使用
電源電圧に対し一定の入力レベル範囲で用いられていた
。
［発明が解決しようとする課題］
上述した従来の入力バッファ回路は、入力バッファ回路
の回路構成が固定であるので、使用電源電圧に対し一定
の入力レベル範囲でしか動作できないという欠点がある
。
の回路構成が固定であるので、使用電源電圧に対し一定
の入力レベル範囲でしか動作できないという欠点がある
。
本発明の目的は、使用電源電圧に対し、動作可能な入力
レベルの範囲が変えられる入力バッファ回路を提供する
ことである。
レベルの範囲が変えられる入力バッファ回路を提供する
ことである。
［課題を解決するための手段］
本発明の入力バッファ回路は、ＣＭＯＳインバータの一
方の導電型のトランジスタが並列に接続されており、こ
の並列状態を解除するための制御トランジスタと、この
制御トランジスタを動作させるための２種類の電圧を発
生させる定電圧回路とを有している。
方の導電型のトランジスタが並列に接続されており、こ
の並列状態を解除するための制御トランジスタと、この
制御トランジスタを動作させるための２種類の電圧を発
生させる定電圧回路とを有している。
［作用コ
一方の導電型のトランジスタが並列状接続されていると
きの方がそうでないときよりも入力判定レベルは低くな
り、使用電圧範囲で動作可能な入力レベルを変えること
ができる。
きの方がそうでないときよりも入力判定レベルは低くな
り、使用電圧範囲で動作可能な入力レベルを変えること
ができる。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の入力バッファ回路の回路図
である。
である。
トランジスタ４．５はＣＭＯＳインバータを構成してお
り、Ｎチャンネルトランジスタ５に並列にＮチャン、ネ
ルトランジスタ７が接続され、Ｎチャンネルトランジス
タ５と直列に制御トランジスタ６（Ｎチャンネルトラン
ジスタ）が接続され、この制御トランジスタ６のゲート
に、Ｎチャンネルトランジスタ９．ｌＯからなる定電圧
回路１１の出力信号８が入力される。なお、１は入力端
子、２は出力端子、３は電源端子である。ここで、Ｎチ
ャンネルトランジスタ９．１０のうち電源側のトランジ
スタ９をエンハンスメント型、ＧＮＤ側のトランジスタ
１０をデプレッション型にすると、定電圧回路１の出力
信号８は“Ｌ”レベルとなり、Ｎチャンネルトランジス
タ６は非導通状態となり、入力バッファ回路は、Ｐチャ
ンネルトランジスタ４、Ｎチャンネルトランジスタ７の
インバータとして動作する。同様に、Ｎチャンネルトラ
ンジスタ９．１０を、第２図に示すように、電源側のト
ランジスタ９をデイプレッション型、トランジスタ１ｏ
をエンハンスメント型にすると、定電圧回路１１の出力
信号８はＨ”レベルとなり、Ｎチャンネルトランジスタ
６は導通となり、入力バッファ回路のＮチャンネル側は
トランジスタ５と７が並列に接続された状態で動作する
。
り、Ｎチャンネルトランジスタ５に並列にＮチャン、ネ
ルトランジスタ７が接続され、Ｎチャンネルトランジス
タ５と直列に制御トランジスタ６（Ｎチャンネルトラン
ジスタ）が接続され、この制御トランジスタ６のゲート
に、Ｎチャンネルトランジスタ９．ｌＯからなる定電圧
回路１１の出力信号８が入力される。なお、１は入力端
子、２は出力端子、３は電源端子である。ここで、Ｎチ
ャンネルトランジスタ９．１０のうち電源側のトランジ
スタ９をエンハンスメント型、ＧＮＤ側のトランジスタ
１０をデプレッション型にすると、定電圧回路１の出力
信号８は“Ｌ”レベルとなり、Ｎチャンネルトランジス
タ６は非導通状態となり、入力バッファ回路は、Ｐチャ
ンネルトランジスタ４、Ｎチャンネルトランジスタ７の
インバータとして動作する。同様に、Ｎチャンネルトラ
ンジスタ９．１０を、第２図に示すように、電源側のト
ランジスタ９をデイプレッション型、トランジスタ１ｏ
をエンハンスメント型にすると、定電圧回路１１の出力
信号８はＨ”レベルとなり、Ｎチャンネルトランジスタ
６は導通となり、入力バッファ回路のＮチャンネル側は
トランジスタ５と７が並列に接続された状態で動作する
。
入力バッファ回路のＮチャンネルトランジスタ５と７が
同じ電気的特性を有している場合、トランジスタ７のみ
の場合とトランジスタ５と７が並列に使用されている場
合では、入力判定レベルは後者の方が低いレベルとなり
、使用電圧範囲で動作可能な入力レベルを変えることが
できる。
同じ電気的特性を有している場合、トランジスタ７のみ
の場合とトランジスタ５と７が並列に使用されている場
合では、入力判定レベルは後者の方が低いレベルとなり
、使用電圧範囲で動作可能な入力レベルを変えることが
できる。
第３図は本発明の第２の実施例の入力バッファ回路の回
路図である。
路図である。
トランジスタ１６．１７はＣＭ吋インバータを構成して
おり、Ｐチャンネルトランジスタ１６と直列に制御トラ
ンジスタ１４（Ｐチャンネルトランジスタ）およびＰチ
ャンネルトランジスタ１５が接続され、制御トランジス
タ１４を前述の実施例と同様に、Ｎチャンネルトランジ
スタ１８と１９からなる定電圧回路１１の出力信号８に
より導通または非導通にすることにより、入力初段のＰ
チャンネル側をトランジスタ１６のみで使う場合とトラ
ンジスタ１５．１６を直列に接続した状態で使う場合と
で使い分ける。Ｐチャンネルトランジスタをトランジス
タ１６のみで使う場合に比べて、トランジスタ１５．１
６を直列に接続して使う場合入力判定レベルは低くなる
。
おり、Ｐチャンネルトランジスタ１６と直列に制御トラ
ンジスタ１４（Ｐチャンネルトランジスタ）およびＰチ
ャンネルトランジスタ１５が接続され、制御トランジス
タ１４を前述の実施例と同様に、Ｎチャンネルトランジ
スタ１８と１９からなる定電圧回路１１の出力信号８に
より導通または非導通にすることにより、入力初段のＰ
チャンネル側をトランジスタ１６のみで使う場合とトラ
ンジスタ１５．１６を直列に接続した状態で使う場合と
で使い分ける。Ｐチャンネルトランジスタをトランジス
タ１６のみで使う場合に比べて、トランジスタ１５．１
６を直列に接続して使う場合入力判定レベルは低くなる
。
［発明の効果］
以上説明したように本発明は、ＣＭＯＳインバータの一
方の導電型のトランジスタを並列に接続し、この並列に
接続された二つのトランジスタの一方に２種類電圧を発
生するための定電圧回路からの信号により、そのトラン
ジスタの並列状態を解除する制御トランジスタを接続す
ることにより、使用電源電圧に対し動作可能な入力レベ
ルの範囲を変えられる効果がある。
方の導電型のトランジスタを並列に接続し、この並列に
接続された二つのトランジスタの一方に２種類電圧を発
生するための定電圧回路からの信号により、そのトラン
ジスタの並列状態を解除する制御トランジスタを接続す
ることにより、使用電源電圧に対し動作可能な入力レベ
ルの範囲を変えられる効果がある。
第１図は本発明の第１の実施例の入力バッファ回路の入
力初段回路図、第２図は第１図の定電圧回路１１のデプ
レッション型をエンハンスメント型に、エンハンスメン
ト型をデプレッション型に置き換えた場合の回路図、第
３図は第２の実施例の入力バッファ回路の入力初段回路
図である。 １・・・入力端子、 ２・・・出力端子、 ３・・・電源端子、 ５．７，９，１３，１７．１８・・・ Ｎチャンネルエンハンスメント型 トランジスタ、 ８・・・定電圧回路出力信号、 １０．１２・・・Ｎチャンネルデプレッション型トラン
ジスタ、 １１・・・定電圧回路、 ４．１５．１６・・・Ｐチャンネルトランジスタ、６・
・・制御トランジスタ （Ｎチャンネルトランジスタ）、 １４・・・制御トランジスタ （Ｐチャンネルトランジスタ）。
力初段回路図、第２図は第１図の定電圧回路１１のデプ
レッション型をエンハンスメント型に、エンハンスメン
ト型をデプレッション型に置き換えた場合の回路図、第
３図は第２の実施例の入力バッファ回路の入力初段回路
図である。 １・・・入力端子、 ２・・・出力端子、 ３・・・電源端子、 ５．７，９，１３，１７．１８・・・ Ｎチャンネルエンハンスメント型 トランジスタ、 ８・・・定電圧回路出力信号、 １０．１２・・・Ｎチャンネルデプレッション型トラン
ジスタ、 １１・・・定電圧回路、 ４．１５．１６・・・Ｐチャンネルトランジスタ、６・
・・制御トランジスタ （Ｎチャンネルトランジスタ）、 １４・・・制御トランジスタ （Ｐチャンネルトランジスタ）。
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路装置における、ＣＭＯＳインバータ
によって構成された入力バッファ回路において、 このＣＭＯＳインバータの一方の導電型のトランジスタ
が並列に接続され、この並列状態を解除する制御トラン
ジスタと、この制御トランジスタを動作させるための２
種類の電圧を発生する定電圧回路とを有することを特徴
とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334354A JPH03192818A (ja) | 1989-12-21 | 1989-12-21 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334354A JPH03192818A (ja) | 1989-12-21 | 1989-12-21 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192818A true JPH03192818A (ja) | 1991-08-22 |
Family
ID=18276433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334354A Pending JPH03192818A (ja) | 1989-12-21 | 1989-12-21 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192818A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143227A (ja) * | 2015-02-02 | 2016-08-08 | ローム株式会社 | 定電圧生成回路 |
-
1989
- 1989-12-21 JP JP1334354A patent/JPH03192818A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143227A (ja) * | 2015-02-02 | 2016-08-08 | ローム株式会社 | 定電圧生成回路 |
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