JPH03191527A - 半導体素子の電極構造 - Google Patents
半導体素子の電極構造Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の電極構造に関し、特にＴａｐｅ
Ａｔｏｍａｔｅ Ｂｏｎｄｉｎｇ （以下ＴＡＢと記す
）を行う半導体素子の電極構造に関する。
Ａｔｏｍａｔｅ Ｂｏｎｄｉｎｇ （以下ＴＡＢと記す
）を行う半導体素子の電極構造に関する。
従来、この種の半導体素子においては、通常、半導体素
子上のアルミニウムから成る配線上に、第３図に示した
ように、直接アルミニウムの配線層４上に、もしくは、
第５図あるいは第６図に示したように、ニッケル等の異
種金属層５を介して、低融点金属合金から成る突起（以
下バンブと称する）２を形成するのが通常であり、その
形成方法としては、溶融した低融点金属合金（一般には
錫−鉛系）中で半導体素子に超音波を印加して形成する
という方法が行われている。
子上のアルミニウムから成る配線上に、第３図に示した
ように、直接アルミニウムの配線層４上に、もしくは、
第５図あるいは第６図に示したように、ニッケル等の異
種金属層５を介して、低融点金属合金から成る突起（以
下バンブと称する）２を形成するのが通常であり、その
形成方法としては、溶融した低融点金属合金（一般には
錫−鉛系）中で半導体素子に超音波を印加して形成する
という方法が行われている。
上述した従来の半導体素子の電極構造の内、アルミニウ
ムの配線層上に直接低融点金属合金のバンブを形成した
場合、前述の形成方法では、アルミニウム表面の酸化膜
のため十分な形成率が得られず、形成率の向上のために
超音波の印加入力を上げると、第４図に示したように、
アルミニウム配線層４のＡ部が腐食してしまうという問
題が有る。
ムの配線層上に直接低融点金属合金のバンブを形成した
場合、前述の形成方法では、アルミニウム表面の酸化膜
のため十分な形成率が得られず、形成率の向上のために
超音波の印加入力を上げると、第４図に示したように、
アルミニウム配線層４のＡ部が腐食してしまうという問
題が有る。
また、アルミニウム配線層と低融点金属合金のバンブと
の間に異種金属層を設けた場合、市販の無電解めっき浴
によりニッケルやパラジウム層を設けた半導体素子に対
して、インナーリードボンディング（以下ＩＬＢと記す
）を行ったサンプルをサンプルテストにより評価したと
ころ、界面剥離モードで破壊するリードが多く、その強
度も通常のリード部分破壊モードの半分程度となり、接
合の信頼性上大きな問題が有ることが判明した（尚、こ
れらの界面剥離は全てアルミニウム配線層と異種金属層
との界面で発生した）。
の間に異種金属層を設けた場合、市販の無電解めっき浴
によりニッケルやパラジウム層を設けた半導体素子に対
して、インナーリードボンディング（以下ＩＬＢと記す
）を行ったサンプルをサンプルテストにより評価したと
ころ、界面剥離モードで破壊するリードが多く、その強
度も通常のリード部分破壊モードの半分程度となり、接
合の信頼性上大きな問題が有ることが判明した（尚、こ
れらの界面剥離は全てアルミニウム配線層と異種金属層
との界面で発生した）。
本発明の目的は、配線層とリードとの接合の信頼性の高
い半導体素子の電極構造を提供することにある。
い半導体素子の電極構造を提供することにある。
本発明は、電極金属上に低融点金属合金から成る突起を
設け該突起を介して電気的接続を行う半導体素子の電ｉ
構造において、該半導体素子の前記電極金属内に前記突
起の材質である低融点金属合金の溶融物に対して耐食性
を有する層が設けられている。
設け該突起を介して電気的接続を行う半導体素子の電ｉ
構造において、該半導体素子の前記電極金属内に前記突
起の材質である低融点金属合金の溶融物に対して耐食性
を有する層が設けられている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の縦断面図である。
第１図の実施例は、第１図に示すように、シリコン基板
１の上の配線層４ａは、アルミニウムが耐食層６を挟み
込む構造となっており、更に、その上側をポリイミドか
ら成る絶縁層３により被覆されている。絶縁層３は、通
常のリソグラフィー技術を用いてバンブ２形成予定部分
が開口されており、この状態でバンブ２となる錫−鉛一
銀系の低融点合金の溶融物中に浸漬し、その表面に超音
波を印加することにより、配線層４ａのアルミニウム表
面の酸化膜（図中では省略）を破壊し、これを溶融物か
ら引き上げ冷却することにより、低融点金属合金から成
るバンプ２を得ることができる。
１の上の配線層４ａは、アルミニウムが耐食層６を挟み
込む構造となっており、更に、その上側をポリイミドか
ら成る絶縁層３により被覆されている。絶縁層３は、通
常のリソグラフィー技術を用いてバンブ２形成予定部分
が開口されており、この状態でバンブ２となる錫−鉛一
銀系の低融点合金の溶融物中に浸漬し、その表面に超音
波を印加することにより、配線層４ａのアルミニウム表
面の酸化膜（図中では省略）を破壊し、これを溶融物か
ら引き上げ冷却することにより、低融点金属合金から成
るバンプ２を得ることができる。
耐食Ｎ６としては、０．１〜０．２μｍの銅を、配線！
４ａとしては、厚さがそれぞれ０．９μｍのアルミニウ
ム層のサンプルを用いて実験を行ったところ、同一のバ
ンブ２形成歩留（７０〜８０％）での比較では、本実施
例の構造のサンプルからは、第４図に示したシリコン基
板１にまで届く配線Ｍ４の腐食Ａは見られなかったのに
対し、第３図に示した従来の電極構造のサンプルでは、
２μｍ厚のアルミニウムを配線層４として用いた場合、
約４０％の腐食が発見された。
４ａとしては、厚さがそれぞれ０．９μｍのアルミニウ
ム層のサンプルを用いて実験を行ったところ、同一のバ
ンブ２形成歩留（７０〜８０％）での比較では、本実施
例の構造のサンプルからは、第４図に示したシリコン基
板１にまで届く配線Ｍ４の腐食Ａは見られなかったのに
対し、第３図に示した従来の電極構造のサンプルでは、
２μｍ厚のアルミニウムを配線層４として用いた場合、
約４０％の腐食が発見された。
第２図は本発明の第２の実施例の縦断面図である。
第２の実施例は、第２図に示すように、シリコン基板１
上に、まず、溶融した錫−鉛一銀合金に対して、純アル
ミニウムよりも耐食性の高いＡ、Ｏ１％Ｓｉからなる耐
食層７上に純アルミニウム層４ｂを配している。
上に、まず、溶融した錫−鉛一銀合金に対して、純アル
ミニウムよりも耐食性の高いＡ、Ｏ１％Ｓｉからなる耐
食層７上に純アルミニウム層４ｂを配している。
この実施例では、異種金属を用いていないため、配線層
４ｂのパターニングが容易に行えるという利点がある。
４ｂのパターニングが容易に行えるという利点がある。
以上説明したように本発明は、半導体素子上のアルミニ
ウム配線層中に溶融低融点金属合金に対して耐食性を有
する耐食層を設けることにより、配線層とリードの接合
の信頼性を損うことなく、高歩留りでバンブを形成する
ことができるという効果がある。
ウム配線層中に溶融低融点金属合金に対して耐食性を有
する耐食層を設けることにより、配線層とリードの接合
の信頼性を損うことなく、高歩留りでバンブを形成する
ことができるという効果がある。
第１図は本発明の第１の実施例の縦断面図、第２図は本
発明の第２の実施例の縦断面図、第３図は従来の電極構
造の一例の縦断面図、第４図は従来の電極構造で発生す
るアルミニウム腐食の一例を模式的に表わした縦断面図
、第５図及び第６図はそれぞれアルミニウム配線層開口
部表面の耐食性向上のために表面に異種金属層を設けた
電極構造の縦断面図である。 １・・・シリコン基板、２・・・バンプ、３・・・絶縁
膜、４．４ａ、４ｂ・・・配線層、５・・・異種金属層
、６・・・耐食層。
発明の第２の実施例の縦断面図、第３図は従来の電極構
造の一例の縦断面図、第４図は従来の電極構造で発生す
るアルミニウム腐食の一例を模式的に表わした縦断面図
、第５図及び第６図はそれぞれアルミニウム配線層開口
部表面の耐食性向上のために表面に異種金属層を設けた
電極構造の縦断面図である。 １・・・シリコン基板、２・・・バンプ、３・・・絶縁
膜、４．４ａ、４ｂ・・・配線層、５・・・異種金属層
、６・・・耐食層。
Claims (1)
- 電極金属上に低融点金属合金から成る突起を設け該突起
を介して電気的接続を行う半導体素子の電極構造におい
て、該半導体素子の前記電極金属内に前記突起の材質で
ある低融点金属合金の溶融物に対して耐食性を有する層
を設けたことを特徴とする半導体素子の電極構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332076A JPH03191527A (ja) | 1989-12-20 | 1989-12-20 | 半導体素子の電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332076A JPH03191527A (ja) | 1989-12-20 | 1989-12-20 | 半導体素子の電極構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191527A true JPH03191527A (ja) | 1991-08-21 |
Family
ID=18250876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332076A Pending JPH03191527A (ja) | 1989-12-20 | 1989-12-20 | 半導体素子の電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03191527A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593220B1 (en) * | 2002-01-03 | 2003-07-15 | Taiwan Semiconductor Manufacturing Company | Elastomer plating mask sealed wafer level package method |
| US6603207B2 (en) | 1995-07-14 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Electrode structure for semiconductor device, method for forming the same, mounted body including semiconductor device and semiconductor device |
-
1989
- 1989-12-20 JP JP1332076A patent/JPH03191527A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603207B2 (en) | 1995-07-14 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Electrode structure for semiconductor device, method for forming the same, mounted body including semiconductor device and semiconductor device |
| US6593220B1 (en) * | 2002-01-03 | 2003-07-15 | Taiwan Semiconductor Manufacturing Company | Elastomer plating mask sealed wafer level package method |
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