JPH03190320A - スイッチングノイズを減少させた集積回路 - Google Patents

スイッチングノイズを減少させた集積回路

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JPH03190320A
JPH03190320A JP2326112A JP32611290A JPH03190320A JP H03190320 A JPH03190320 A JP H03190320A JP 2326112 A JP2326112 A JP 2326112A JP 32611290 A JP32611290 A JP 32611290A JP H03190320 A JPH03190320 A JP H03190320A
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power supply
voltage divider
integrated circuit
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JP2326112A
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English (en)
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Yiu-Fai Chan
イユー―フアイ　チャン
Chang-Chia Hsiao
チャン―チア　シアウ
James A Watson
ジェームズ　アレン　ワトスン
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Altera Corp
Original Assignee
Altera Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路に係り、より詳細には回路中の許容
できないノイズにさもないと導くであろう状況を無くす
ために、一つ又はそれ以上の要因に応じてスイッチング
速度を自動的に制御する集積回路に関する。
〔従来の技術〕
益々高度に複雑となる０ＭＯ３（相補型ＭＯ３）製造技
術は、高速、大電流駆動用途に０ＭＯ３素子を使用する
途を開いた。バイポーラ回路が歴史的にこれらの市場を
支配してきたため、競争に勝つためには０ＭＯ３素子は
バイポーラの全ての性能に匹敵する必要かある。従って
、バイポーラＴＴＬ（トランジスタートランジスタロジ
ック）部品において一般に見られる大電流駆動を有し同
じ高速性の０ＭＯ３素子を開発する必要がある。
しかしながら、この高速高駆動能力は好ましくない周辺
効果の原因となる。これらの効果の中で主なものはノイ
ズであり、それは二つの原因から発生する。これらの原
因の第１番目は、その部品の高速性である。累積化に付
随する高速性は、論理Ｏから論理１（または論理１から
論理０）へ出力ピンを高速度にスルー（そのｉを変える
こと）する性能である。従来のＣＭＯＳ出力段に関して
は、これはＯ■に非常に近い値から５■に非常に近い値
まで振れることを意味する。スルーレートが２倍の場合
には、出力に流れる対応する瞬時電流もまた２倍である
。このことは、以下に示す関係を調べることにより理解
される。
Ｉ　＝Ｃ＊　ｄＶ／ｄ　ｔ　　　　　　　　・・・（１
）固定システムの容量性負荷Ｃに対して、スルーレート
ｄ■／ｄｔが係数２で増加する場合には、対応する瞬時
電源電流Ｉもそうなる。
この電流はインダクタとして振るようシステムの配線や
パッケージのワイヤ接合部を介して流れる。インダクタ
機能は、以下に示す関係により説明される。
Ｖ＝Ｌ＊ｄＩ／ｄｔ　　　　　　　　・・・（２）これ
らのインダクタは、その中を流れる電流の速い変化を抑
制する。固定インダクタンスしに対して、ｄＩ／ｄｔが
係数２で増加する場合には、対応するノイズ電圧■もそ
うなる。
この電流は■ＣＣから吐出されるかｖＳＳに吸込まれる
ので、ノイズ電圧はこれらの２つの電源の一方または両
方に重畳される。このことは、電源電圧のスパイキング
と言われている。
ノイズの原因の第２番目は、その部品の大電流駆動能力
である。全出力が同時に大電流を吐出すか吸込もうとす
る場合には、たとえどのピンにも大きな容量性負荷がな
くとも、大きなｄＩ／ｄｔを生じさせる原因となり得る
。このような大電流を吐出しまたは吸込む能力が必要で
あるから、大電流が電源電圧のスパイキングを生じさせ
ないように出力の動作を制御する方法を見つけださなけ
ればならない。
このスパイキングはシステム動作上に極端な分裂的な効
果を有し得るため、厳格に制御される必要がある。スパ
イキングを与えることはデータ喪失の原因となり、微妙
な或いは明らかな方法でシステム動作を変化させ、そし
て大体においてシステムの信頼性を減少させる結果とな
る。極端なスパイキングを生じさせる原因となる条件は
、システムの厳密な構成に非常に依存しているため、ス
パイキングおよびその有害な結果は断続的であり得るの
でシステム設計者にとって診断するのは非常に困難であ
る。
このスパイキングの厳しさは、同時にスイッチする出力
回路の数に直接比例する。１つのチップに高駆動出力を
多数有し、しかも同時にそれら全部がスイッチする可能
性がある場合には、ノイズの発生を処理することは非常
に厄介な問題となる。このようなデバイスの好適な例は
多ピンの消去可能型プログラマブル論理デバイス（’Ｅ
ＰＬＤＪ　）であり、ハートマン他の米国特許第４，６
０９．９８６号公報およびハートマン他の米国特許第４
゜６１７．４７９号公報に記載されている。
ＶＣＣ／ＶＳＳリードフレームのインダクタンス（ＬＶ
ＣＣ／ＬＶＳＳ）および容量性負荷（ＣＬ）を有する簡
単化したＣＭＯＳ出力ドライバを第１図に示す、（また
、中には出力ピンと（すなわち、ＣＬと）結合された典
型的なリードフレームのインダクタンスもある。しかし
ながら、（１）多数の出力ピンが同時にスイッチする場
合、寄与が小さいこと、および（２）それを含めること
は以下で与えられる方程式を非常に複雑にするであろう
ことから、この付加インダクタンスは後の解析において
は無視される。）慣習的に、■ＣＣはチップに対して高
電位（例えば、＋５Ｖまたは論理１）の電源である集積
回路チップ上のパッドを表し、そしてＶＳＳはチップに
対して低電位（例えば、０■、接地または論理Ｏ）の電
源である集積回路チップ上のパッドを表す、Ｖｉ（デー
タ入力電圧）がＬＯ（論理０）からＨＩ（論理１）に変
化するとき、Ｎチャネル固体スイッチングノイスＴ２は
オンし始め、そしてＰチャネル固体スイッチングノイス
Ｔ１はオフし始める。　電流ｉ　Ｓ　Ｉ　Ｎ　Ｋが、Ｔ
２、■ＳＳバッドおよびインダクタンスＬＶＳＳを介し
て流れる。■ＳＳパッドにおいて形成される電圧ｖＬＳ
Ｓは、次式により与えられる。
Ｌｓｓ ＝　（ＬＶＳＳ）（ｄｉｓＩＮＫ）／　（ｄｔ）・・・
（３） ｉ　Ｓ　Ｉ　ＮＫと出力端子電圧■０との間の関係は、
次式により与えられる。
５ＩＮＫ ＝（−ＣＬ）（ｄＶｏ）／　（ｄｔ）　　　・・・（４
）■ＳＳバッドのノイズ電圧ｖＬｓｓと出力端子電圧Ｖ
ｏとの間の関係は、式（４）を式（３）に代入して次ぎ
のように導かれる。
Ｌｓｓ ・・・（５） 多数の出力を同時にスイッチする場合には、■ＳＳパッ
ドのノイズ電圧ｖＬｓｓは、Ｌｓｓ ・・・（６） となる、ここで、Ｎはスイッチングされる出力の数であ
る。
上記したようにＴ２がオンすると、はとんど同時にＰチ
ャネル固体スイッチングデバイスＴ１はオフし始める。
この結果、■ＣＣバッドのノイズ電圧ｖＬＣＣは次式の
通りとなる。
ＬＣＣ ・・・（７） ここで、Ｎは再び、同時にスイッチングされる出力の数
である。
ＶｉがＨＩからＬＯに変わるとき、同様の（極性が反対
の）ノイズ電圧がまたＶ　Ｓ　ＳおよびＶＣＣパッドに
おいて生成される。
所定の集積回路パッケージおよび指定の出力負荷に対し
て、電源ピン用リードフレームのインダクタンス（ＬＶ
ＣＣおよびＬＶＳＳ）値は固定されており、減少するこ
とはできない。
内部で発生するスイッチングノイズを制御するために、
別の試みが行われている。１つの試みは、出力ドライバ
のスイッチングに時差を付ける技術を用いた。所定数以
上の出力がスイッチングする結果、許容できないノイズ
となることを計算が示す場合、その時には電気回路は同
時発生するスイッチングを制限するよう動かすことが可
能である０例えば、２４出力を有するチップを仮定する
。シミュレーションは、−度に１２出力以上がスイッチ
する場合、許容できないノイズが生成されることを示す
、電気回路は、出力の半分が残りの半分のように同時に
スイッチングすることがないよう動作することができる
。これはノイズを制御するための効果的な方法であるが
、信号経路に遅延要素を付加することになる。
ノイズを制御するもう一つの試みは、ポーラ他の米国特
許筒４，６３８，１８７号公報に記載されているように
、出力ドライバデバイスの多段式のターンオンを用いる
ものである。ある所定のドライバの大きさで過剰のノイ
ズが発生したことが示されたなら、そのときには出力ド
ライバは２つ又はそれ以上のより小さい部分に分けられ
る。電気回路は、その際各部分が他の部分から別個にタ
ーンオンするよう動作する。大出力ドライバで発生する
大きな単発ノイズパルスは、従ってより小さい、もっと
扱いやすいノイズパルスに分離される。
これら２つの先行技術の不都合な点は、信号経路に一定
の遅延を付加することである。
例えば、チップがデコーダとして使用される場合、−度
に１つの出力のみがスイッチすることが可能である０時
差を付けたり、多段式のスイッチングを行う両方法の不
都合な点は、システム動作に依存するが、決して発生し
ないであろう１つの問題を防止するために不変特性のペ
ナルティを必要とする点である。理想的には回路は、ス
イッチングノイズの発生が過度になった場合にのみ速度
を制限すべきである。
〔発明が解決しようとする課題〕
前述のことを考慮して、本発明の目的は許容できないス
イッチングノイズにさもなければ導くであろう１つ又は
それ以上の状況を自動的に補償する集積回路を提供する
ことにある。
この発明の別の目的は、より高速のスイッチング速度が
許容できないノイズとなる場合にこのスイッチング速度
を自動的に減少する集積回路を提供することにある。
本発明を要約すれば、本発明のこれらおよび他の目的は
、許容できないスイッチングノイズに導くかもしれない
１つまたはそれ以上の状況を検知する手段を含み、これ
らの状況を補償するためにスイッチング速度を自動的に
減速し、これによりこのような許容できないスイッチン
グノイズを防止する集積回路を提供することによってこ
の発明の原理の通りに達成される１例えば、ｖＣＣまた
は■ＳＳのどちらかがこれらの電源の一方の電位に向か
って動いた場合、これは多数の出力がほとんど同時にス
イッチングすることを示しているが、スイッチング速度
は減じられる。他の例は、集積回路の温度が下がる場合
、ｖＣＣと■ＳＳの電位差が増加する場合、および／ま
たはデバイスが比較的高駆動能力を有して製造された場
合にスイッチング速度を減することを含む、何故ならば
、これらの状況の各々はさもなければスイッチング速度
を増加する傾向があるからである。前述したスイッチン
グ速度の制御と共に随意に用いることができるこの発明
のもう１つの特徴は、１対の出力ドライバにおけるＰチ
ャネル素子Ｔ１をＮチャネル素子に取り替えることであ
り、これにより結合された出力パッドをスイッチングす
る全体の電圧振幅が減少する。
さらに、この発明の特徴、特質およびいろいろな利益は
、添付図面および次の好適な実施例の詳細な説明により
明らかとなるであろう。
〔実施例〕
上記目的を達成する回路例を、先ず第２図および第３図
を参照しながら概括的な言葉で説明する０次に、実際の
回路動作のより詳細を、第４図および第５図と共に説明
する。
ノイズ発生を制限する本発明に従って使用される第１の
手法は、基板上のｖＣＣおよびｖＳＳ電源ラインで検出
されるノイズの関数として出力回路の速度を制限するこ
とである。
第２図に示すように、全出力ドライバは共通のｖＣＣお
よびｖｓｓｔ源を共有する。これらのライン上で生成さ
れるノイズは、２つの要因に依存する。これらの１つは
局部的なノイズであり、出力ドライバ自身により発生さ
れるものである。第２のノイズ源はシステムレベルのも
のであり、システム内の全構成部分により引き起こされ
る電源スパイクの結合されたものである。ＶＣＣおよび
ｖＳＳは加算抵抗ＲＮＯＩ　ＳＥｌおよびＲＮＯＩＳＥ
２により全ノイズと一緒に加算され、出力プリドライバ
へ供給するために使用される。ノイズが増加する場合、
プリドライバの駆動能力は小さくされる。このことがま
た、出力ドライバの速度を遅くさせ、負帰還ループとし
て動作し、ノイズをより低い許容限界内へ戻す。
この構成は以下で述べる付加的なノイズ制御技術の説明
および実施を容易にするために、第３図に示すように一
般化できる。
ノイズ発生を制限する本発明に従って使用される第２の
手法は、出力プリドライバに利用できる電流を温度の関
数として制御することである。０Ｍ０３回路は温度が低
下するに伴い、より高速にスイッチする傾向がある。
これはキャリアを散乱する格子が温度の低下と共に減少
するために、ＭＯ３素子の相互コンダクタンスｇ　が線
形的に増加するからである、（例えば、Ｓ、チェング他
、「電気パラメータに及ぼすアナログプロセスにおける
動作温度の影響」、アイ・イー・イー・イー・サーキッ
ツ・アンド・デバイセズ・マガジン（ＩＥＥＥ　Ｃ１ｒ
ｃｕｉｔｓ　ａｎｄ　Ｄｅｖｉｃｅｓ　Ｈａｑａｚ＋ｎ
ｅ）。
１９８９年７月、３１−３８頁を見よ、））効果的にノ
イズを制御するために、少なくと６第３図におけるＶＣ
Ｃまたは■ＳＳレギュレータの１つは、チップの動作温
度の変化を検知する構成要素（例えば、感温抵抗）を含
む、第４図に示すように、この情報は出力プリドライバ
のＮＯＲゲート（ＮＲ２ＴＯＰとＮＲ２ＢＯＴＴＯＭ）
とそれぞれの電源との間の直列抵抗を調整するために、
ＶＣＣまなは■ＳＳレギュレータによって用いられる。
（本発明でない場合、ＶＣＣＮＲＴおよびＶＣＣＮＲＢ
が直接ＶＣＣに接続され、そしてＶＳＳＮＲＢおよびＶ
ＳＳＮＲＴがｖＳＳに直接に接続されるであろう、）各
プリドライバのＮＯＲゲートと電源との間の総抵抗が増
加する場合、その駆動能力は減じられ、出力のスイッチ
ング速度は下げられる。
本発明に従って使用される第３の手法は、出力プリドラ
イバに利用できる電流をチップへ供給する総電圧の関数
として調節することである。０Ｍ０３回路はＶＣＣとＶ
ｇｓ間の総電圧差が増加すると共により速くスイッチす
る傾向がある。このことは次の関係を調べることにより
示される。
Ｉｄｓ ＝Ｂｅｔａ［（Ｖｇｓ−ＶｔＨＶｄｓ）−（Ｖｄｓ　　
／２）］　　　　・・・（８）上記の関係は、（Ｖｇｓ
−Ｖｔ）＞Ｖｄｓである限り、すなわち、素子が線形領
域にある場合に保持される。素子が飽和にある場合には
、式は Ｉｄｓ ＝　（Ｂｅｔａ／２）（Ｖｇｓ−Ｖｔ）　　−（９）と
なる。
もう−度、より高いＶＣＣに伴い、Ｖｇｓ項はより大き
くなる。これは今度は、より十分にチップ上の容量を駆
動できるより大きいＩｄｓを生じさせる。この現象のも
つと詳細な議論に関しては、Ｎ、Ｈ，Ｅ、ウェスト他ｒ
ｃＭＯ３ＶＬＳＩ（７）設計原理」、アデイソンーウエ
スレイ出版会社、リーディング。
マサチューセッツ州、１９８５年、３９頁を参照のこと
、第４図に示される■ＣＣレギュレータはこの総印加電
圧を検知し、この差が増加する場合にプリドライバへの
利用可能な電流を減少させる。前節で述べたように、こ
れは出力のスイッチング速度を制限する。
本発明に従って使用される第４の手法は、プロセス変動
に対して補償するのに役立つ。
固体集積回路デバイスの処理中における変動のために、
固体スイッチング素子の特性がかなり変化する。第４図
に示した■ＳＳレギュレータ内の回路はＰチャネル固体
スイッチング素子の駆動能力の変化を検知し、駆動能力
がプロセス変化の広い範囲に亘って安定化するよう出力
プリドライバのＮＯＲゲートと接地との間の直列抵抗を
調整する。
ノイズの発生を制限する本発明に従って使用される第５
の手法は、選択自由であるが、出力回路により生成され
るＨｌレベルを制御するために一般的に用いられている
ＮＭＯ３の回＃１設計を採用する。従来のＣＭＯＳ出力
回路は、大体５■に近いＨｌレベルを生成する。ＴＴＬ
互換部品に対する仕様は、ＨＩレベルに少なくとも２．
４■を要求する。
ＣＭＯＳのＨＩレベルを３ｖ以下に制限することは、第
１図のＰチャネル固体スイッチング素子Ｔ１を第４図の
素子ＭＮＩＯで示すようにＮチャネル固体スイッチング
素子と取替えることによって可能である。このことは、
ｄＶ／ｄｔの減少を可能にする一方、出力により越えら
れる総電圧が低いため、同じ立上がり／立下がり時間を
維持する。この手法は、選択自由である点に注意するこ
とが大切である。従って、固体スイッチング素子１゛１
がＮチャネルかＰチャネルかどうがいずれにせよ、最初
の４つの手法のどれがまたは全部を使用することができ
る。
これら５つの手法は、第５図を参照してこれから説明す
るように、最大性能を有する改良出力回路を形成するた
めに組み合わされることか可能である。
全体的なノイズ制御のフィードバックは、ＶＣＣおよ□
び■ＳＳレギュレータの有する全電源ノイズを加算し、
そしてこれを出力プリドライバに対する電源基準を与え
るなめに使用することによって達成される。ノイズが総
印加電圧を減少させる結果となる場合、回路は上記式（
８）および（９）により理解されるように、速度が低下
する傾向にある。この速度低下は、付加的なノイズの生
成を回避するのに役立つ、電源ノイズが総印加電圧の増
加の原因となっている場合について、以下で議論する。
抵抗Ｒ１は、種々の技術を用いて製造することができる
モノリシック素子である。技術例としてバルクまたはエ
ピタキシャルのシリコン中への不純物拡散、ポリシリコ
ンまたはチタン−タングステンの堆積、および利用可能
なＮまたはＰ形のウェルの抵抗特性の使用を含むかこれ
らに限定されるものではない。
第５図に示す抵抗Ｒ１およびＮチャネル固体スイッチン
グ素子ＭＨＩは、出力回路の動作温度だけでなく、総電
源電圧の変化と両方を検知する分圧器を形成する。ＶＣ
Ｃが増加する場合、ノードＶＰＧにおける電圧は分圧器
動作であるから上がる。これにより、素子ＭＰＩおよび
ＭＰ３か部分的にターンオフされる。この部分的なター
ンオフは、出力プリドライバのＮＯＲゲートとＶＣＣと
の間の抵抗を増加し、出力の駆動速度を下げる。抵抗Ｒ
１はまた、温度センサとして動作する。抵抗は、抵抗率
に温度係数を有している。これは、より高い温度でのキ
ャリアの格子散乱が増加するからである。この実測を説
明する式を下記に示す。
Ｒｔｓｎ、＝Ｒｓｏａ　＋Ｒａ６ｍ　　（ｔ　Ｃｌ　本
Δｔ）十Ｒｍ−ａ　　（ｊ　Ｃ２＊Δｔ　　）・（１０
）ここで、ｔｅｌおよびｔｃ２は各プロセス及び各抵抗
物質に対して測定されなければならない経験的なパラメ
ータ、Ｒｔｓ□は所定接合温度での素子の抵抗値、Ｒｏ
。１は室温における公称抵抗値、およびΔｔは検査中の
素子の室温と接合温度との差である。温度の増加と共に
、素子Ｒ１の抵抗も増加する。これによりノードＶＰＧ
における電圧が減少する結果、素子ＭＰＩ及びＭＰ３は
もっと強くターンオンする。従って、高温において、そ
こでは出力は自然に速度がより遅く、しかも、それゆえ
により静かなものとなるが、これらは最大電位近くまで
近づくことができる。逆に、低温において、出力は許容
できないノイズの発生を回避するため速度を下げられる
。モノシリツク抵抗Ｒ１，Ｎチャネル固体スイッチング
素子ＭＮＩおよびＰチャネル固体スイッチング素子ＭＰ
ＩとＭＰ３は第４図（前記第１゜第２．および第３の手
法を実施する説明回路図である）に示す■ＣＣレギュレ
ータのサブ回路を形成する。
Ｐチャネル固体スイッチング素子ＭＰ５゜ＭＰ６．ＭＰ
７．ＭＰ８．ＭＰ９．およびＭＰＩＯ、モノリシック抵
抗Ｒ２、およびＮチャネル固体スイッチング素子ＭＮ３
゜ＭＮ４．およびＭＮ５は、上記４つの手法で一般的に
述べたように、Ｐチャネル固体スイッチング素子の変化
を調整する補償器を形成する。Ｐチャネル固体スイッチ
ング素子ＭＰ５．ＭＰ６．およびＭＰ７は常に飽和領域
にあるように結合される。従ってこのスタックは、ＭＰ
８およびＲ２と一緒に、正確なしきい値センサとして動
作する。高いしきい値は、より弱いＰチャネル素子を示
す、公称Ｐチャネル素子よりも弱いと仮定する場合、素
子ＭＰ８をターンオンすることができる実効電圧（ＨＮ
ＧＯ５よりＶｔ低い）は減少する。このため、素子ＭＰ
８を部分的にオフすることになり、そしてこのノードで
の分圧動作のためにＨＮＧＯ４における電圧を低下させ
る。今度は、この電圧低下が素子ＭＰ１０をより強くタ
ーンオンする。ノードＶＮＧと■ＣＣの間の抵抗は減衰
し、ＶＮＧが上がる。
これにより、素子ＭＮ４およびＭＮ５はもっと強くター
ンオンする。従って、Ｐチャネル固体素子が弱くなれば
なるほど、出力プリドライバのＮＯＲゲートと■ＳＳと
の間の抵抗はより低くなる。逆に、Ｐチャネル素子が公
称値より強い場合、出力プリドライバのＮＯＲゲートと
■ＳＳとの間の抵抗は上がる。
この効果を相殺する動作は、Ｐチャネル固体素子の製造
中に存在するプロセスの変化を補償するのに役立つ。
前記のことは単に本発明の原理の例示的な説明であって
、この発明の精神と範囲に反することなく、当業者によ
り種々に変更することができるということは了解されよ
う０例えば、種々のタイプの感温素子が上記したように
温度変化に対する検知および補償の回路部分に使用でき
る。
以上要約すれば、高速、大電流駆動集積回路用途におい
て遭遇するＶＣＣ／ＶＳＳノイズを低減するために、集
積回路用内蔵型の温度および電圧補償を備えた新しいス
ルーレート制御出力バッファが設計される。
【図面の簡単な説明】
第１図は従来技術の集積回路の一部分を示す回路図、第
２図（ａ）、　（ｂ）は本発明に従って構成された集積
回路の一実施例を示す簡単化したブロック回路図であり
、第２図［ａ）はＶｃｅ側の構成を示すブロック回路図
、第２図（ｂ）はｖｓｓＩＩＩ！ｌの構成を示すブロッ
ク回路図、第３図（ａ）、　（ｂ）は本発明に従って構
成された集積回路の別の実施例を示す簡単化したブロッ
ク回路図であり、第３図（ａ）はＶｃｅ側の構成を示す
ブロック回路図、第３図（ｂ）はｖＳＳ側の構成を示す
ブロック回路図、第４図は第２図又は第３図の装置部分
のより詳細なブロック回路図、第５図は第４図に示され
た装置の実施例のさらにより詳細な回路図である。 ＦＩＧ、２ｂ ＦＩＧ、１ ５Ｓ ＦＩＧ、２ａ ＦＩＧ、３ａ ＦＩＧ、３ｂへ ＣＣ ＦＩＧ、３ｂ ＦＩＧ、４

Claims (38)

    【特許請求の範囲】
  1. （１）相対的に高電位の電源と、相対的に低電位の電源
    と、出力パッドと、前記電源のどちらかに前記出力パッ
    ドを選択的に接続する出力ドライバ回路と、および前記
    出力ドライバ回路を制御する出力信号を生成する出力プ
    リドライバ回路を有する集積回路において、前記出力信
    号は前記出力ドライバ回路が前記出力パッドを前記電源
    の一方への接続と前記電源の他方への接続との間をスイ
    ッチする速度を決定する特性を有し、 前記電源の一方の電位が前記他方の電源の 電位の方へ偏位した場合、前記出力信号は前記出力ドラ
    イバ回路がスイッチする速度を減じるよう前記出力プリ
    ドライバ回路を調整するため、少なくとも前記電源の一
    方の電位に応答する手段を備えることを特徴とする集積
    回路。
  2. （２）調整するための前記手段は前記電源の一方と前記
    出力プリドライバ回路との間に接続された抵抗要素から
    なる請求項１記載の装置。
  3. （３）前記出力プリドライバ回路は、第１および第２の
    電位の電源端子間に直列に接続され、前記第１および第
    ２の電源端子の電位はそれぞれ前記出力信号が前記出力
    ドライバ回路をスイッチさせる速度を決定する、相対的
    に高い電位および低い電位の前記電源の電位に比例し、
    そして調整するための前記手段は、前記電源端子の前記
    一方の電位が、調整するための前記手段によって前記電
    源の前記一方の電位の関数として制御されるよう、少な
    くとも前記電源の一方と前記第１および第２の電源端子
    の結合されたものとの間に直列に接続される請求項１記
    載の装置。
  4. （４）調整するための前記手段は、前記電源電位の中間
    の電位を有する分圧器出力信号を生成するため前記電源
    間に直列に接続された分圧器と、そして 前記電源端子の前記一方に前記分圧器出力 信号を印加するための手段とからなる請求項３記載の装
    置。
  5. （５）前記分圧器は抵抗要素を含む請求項４記載の装置
    。
  6. （６）前記抵抗要素は温度を感知する請求項５記載の装
    置。
  7. （７）前記抵抗要素は、前記集積回路の温度が上がる場
    合に前記分圧器出力信号の電位を前記電源端子の前記一
    方と結合された前記電源の一方の電位に、より近くなる
    ようにするため前記分圧器に接続される請求項６記載の
    装置。
  8. （８）前記分圧器は前記電源間の電位差を感知する要素
    を含む請求項４記載の装置。
  9. （９）前記電源間の電位差を感知する前記要素は、前記
    電源間の電位差が減少する場合に前記分圧器出力信号の
    電位を前記電源端子の前記一方と結合された前記電源の
    一方の電位に、より近くなるようにするため前記分圧器
    に接続される請求項８記載の装置。
  10. （１０）前記分圧器は集積回路の駆動能力を感知する要
    素を含む請求項４記載の装置。
  11. （１１）集積回路の駆動能力を感知する前記要素は、前
    記集積回路の駆動能力が減少する場合に前記分圧器出力
    信号の電位を前記電源端子の前記一方と結合された前記
    電源の一方の電位に、より近くなるようにするため前記
    分圧器に接続される請求項１０記載の装置。
  12. （１２）前記集積回路はＣＭＯＳ集積回路であり、前記
    出力ドライバ回路は相対的に高い電位の前記電源に前記
    出力パッドを選択的に接続するための第１のトランジス
    タ素子と、相対的に低い電位の前記電源に前記出力パッ
    ドを選択的に接続するための第２のトランジスタ素子と
    を含み、そして前記第１のトランジスタ素子はＮチャネ
    ルＭＯＳトランジスタである請求項１記載の装置。
  13. （１３）相対的に高電位の電源と、相対的に低電位の電
    源と、出力パッドと、前記電源のどちらかに前記出力パ
    ッドを選択的に接続する出力ドライバ回路と、および前
    記出力ドライバ回路を制御する出力信号を生成する出力
    プリドライバ回路を有する集積回路において、前記出力
    信号は前記出力ドライバ回路が前記出力パッドを前記電
    源の一方への接続と前記電源の他方への接続との間をス
    イッチする速度を決定する特性を有し、 前記集積回路の温度が減少する場合、前記 出力信号は前記出力ドライバ回路がスイッチする速度を
    減じるよう前記出力プリドライバ回路を調整するため、
    前記集積回路の温度に応答する手段を備えることを特徴
    とする集積回路。
  14. （１４）調整するための前記手段は感温抵抗要素からな
    る請求項１３記載の装置。
  15. （１５）前記出力プリドライバ回路は、第１および第２
    の電位の電源端子間に直列に接続され、前記第１および
    第２の電源端子の電位はそれぞれ前記出力信号が前記出
    力ドライバ回路をスイッチさせる速度を決定する、相対
    的に高い電位および低い電位の前記電源の電位に比例し
    、そして調整するための前記手段は、前記電源端子の前
    記一方の電位が、調整するための前記手段によって前記
    電源の前記一方の電位の関数として制御されるよう、少
    なくとも前記電源の一方と前記第１および第２の電源端
    子の結合されたものとの間に直列に接続される請求項１
    ３記載の装置。
  16. （１６）調整するための前記手段は、前記電源電位の中
    間の電位を有する分圧器出力信号を生成するため前記電
    源間に直列に接続された分圧器と、そして 前記電源端子の前記一方に前記分圧器出力 信号を印加するための手段とからなる請求項１５記載の
    装置。
  17. （１７）前記分圧器は感温抵抗要素を含む請求項１６記
    載の装置。
  18. （１８）前記抵抗要素は、前記集積回路の温度が上がる
    場合に前記分圧器出力信号の電位を前記電源端子の前記
    一方と結合された前記電源の一方の電位に、より近くな
    るようにするため前記分圧器に接続される請求項１７記
    載の装置。
  19. （１９）前記分圧器は前記電源間の電位差を感知する要
    素を含む請求項１６記載の装置。
  20. （２０）前記電源間の電位差を感知する前記要素は、前
    記電源間の電位差が減少する場合に前記分圧器出力信号
    の電位を前記電源端子の前記一方と結合された前記電源
    の一方の電位に、より近くなるようにするため前記分圧
    器に接続される請求項１９記載の装置。
  21. （２１）前記分圧器は集積回路の駆動能力を感知する要
    素を含む請求項１６記載の装置。
  22. （２２）集積回路の駆動能力を感知する前記要素は、前
    記集積回路の駆動能力が減少する場合に前記分圧器出力
    信号の電位を前記電源端子の前記一方と結合された前記
    電源の一方の電位に、より近くなるようにするため前記
    分圧器に接続される請求項２１記載の装置。
  23. （２３）前記集積回路はＣＭＯＳ集積回路であり、前記
    出力ドライバ回路は相対的に高い電位の前記電源に前記
    出力パッドを選択的に接続するための第１のトランジス
    タ素子と、相対的に低い電位の前記電源に前記出力パッ
    ドを選択的に接続するための第２のトランジスタ素子と
    を含み、そして前記第１のトランジスタ素子はＮチャネ
    ルＭＯＳトランジスタである請求項１３記載の装置。
  24. （２４）相対的に高電位の電源と、相対的に低電位の電
    源と、出力パッドと、前記電源のどちらかに前記出力パ
    ッドを選択的に接続する出力ドライバ回路と、および前
    記出力ドライバ回路を制御する出力信号を生成する出力
    プリドライバ回路を有する集積回路において、前記出力
    信号は前記出力ドライバ回路が前記出力パッドを前記電
    源の一方への接続と前記電源の他方への接続との間をス
    イッチする速度を決定する特性を有し、 前記電源間の電位が増加する場合、前記出 力信号は前記出力ドライバ回路がスイッチする速度を減
    じるよう前記出力プリドライバ回路を調整するため、前
    記電源間の電位差に応答する手段を備えることを特徴と
    する集積回路。
  25. （２５）前記出力プリドライバ回路は、第１および第２
    の電位の電源端子間に直列に接続され、前記第１および
    第２の電源端子の電位はそれぞれ前記出力信号が前記出
    力ドライバ回路をスイッチさせる速度を決定する、相対
    的に高い電位および低い電位の前記電源の電位に比例し
    、そして調整するための前記手段は、前記電源端子の前
    記一方の電位が、調整するための前記手段によって前記
    電源の前記一方の電位の関数として制御されるよう、少
    なくとも前記電源の一方と前記第１および第２の電源端
    子の結合されたものとの間に直列に接続される請求項２
    ４記載の装置。
  26. （２６）調整するための前記手段は、前記電源電位の中
    間の電位を有する分圧器出力信号を生成するため前記電
    源間に直列に接続された分圧器と、そして 前記電源端子の前記一方に前記分圧器出力 信号を印加するための手段とからなる請求項２５記載の
    装置。
  27. （２７）前記分圧器は前記電源間の電位差を感知する要
    素を含む請求項２６記載の装置。
  28. （２８）前記電源間の電位差を感知する前記要素は、前
    記電源間の電位差が減少する場合に前記分圧器出力信号
    の電位を前記電源端子の前記一方と結合された前記電源
    の一方の電位に、より近くなるようにするため前記分圧
    器に接続される請求項２７記載の装置。
  29. （２９）前記分圧器は集積回路の駆動能力を感知する要
    素を含む請求項２６記載の装置。
  30. （３０）集積回路の駆動能力を感知する前記要素は、前
    記集積回路の駆動能力が減少する場合に前記分圧器出力
    信号の電位を前記電源端子の前記一方と結合された前記
    電源の一方の電位に、より近くなるようにするため前記
    分圧器に接続される請求項２９記載の装置。
  31. （３１）前記集積回路はＣＭＯＳ集積回路であり、前記
    出力ドライバ回路は相対的に高い電位の前記電源に前記
    出力パッドを選択的に接続するための第１のトランジス
    タ素子と、相対的に低い電位の前記電源に前記出力パッ
    ドを選択的に接続するための第２のトランジスタ素子と
    を含み、そして前記第１のトランジスタ素子はＮチャネ
    ルＭＯＳトランジスタである請求項２４記載の装置。
  32. （３２）相対的に高電位の電源と、相対的に低電位の電
    源と、出力パッドと、前記電源のどちらかに前記出力パ
    ッドを選択的に接続する出力ドライバ回路と、そして前
    記出力ドライバ回路を制御する出力信号を生成する出力
    プリドライバ回路を有する集積回路において、前記出力
    信号は前記出力ドライバ回路が前記出力パッドを前記電
    源の一方への接続と前記電源の他方への接続との間をス
    イッチする速度を決定する特性を有し、 駆動能力が比較的高い場合に前記出力信号 は前記出力ドライバ回路がスイッチする速度を減じるよ
    うに、および前記駆動能力が比較的低い場合に前記出力
    信号は前記出力ドライバ回路がスイッチする速度を増加
    するように、前記出力プリドライバ回路を調整するため
    、集積回路の駆動能力に応答する手段を備えることを特
    徴とする集積回路。
  33. （３３）前記出力プリドライバ回路は、第１および第２
    の電位の電源端子間に直列に接続され、前記第１および
    第２の電源端子の電位はそれぞれ前記出力信号が前記出
    力ドライバ回路をスイッチさせる速度を決定する、相対
    的に高い電位および低い電位の前記電源の電位に比例し
    、そして調整するための前記手段は、前記電源端子の前
    記一方の電位が、調整するための前記手段によって前記
    電源の前記一方の電位の関数として制御されるよう、少
    なくとも前記電源の一方と前記第１および第２の電源端
    子の結合されたものとの間に直列に接続される請求項３
    ２記載の装置。
  34. （３４）調整するための前記手段は、前記電源電位の中
    間の電位を有する分圧器出力信号を生成するため前記電
    源間に直列に接続された分圧器と、そして 前記電源端子の前記一方に前記分圧器出力 信号を印加するための手段とからなる請求項３３記載の
    装置。
  35. （３５）前記分圧器は集積回路の駆動能力を感知する要
    素を含む請求項３４記載の装置。
  36. （３６）集積回路の駆動能力を感知する前記要素は、前
    記集積回路の駆動能力が減少する場合に前記分圧器出力
    信号の電位を前記電源端子の前記一方と結合された前記
    電源の一方の電位に、より近くなるようにするため前記
    分圧器に接続される請求項３５記載の装置。
  37. （３７）前記集積回路はＣＭＯＳ集積回路であり、前記
    出力ドライバ回路は相対的に高い電位の前記電源に前記
    出力パッドを選択的に接続するための第１のトランジス
    タ素子と、相対的に低い電位の前記電源に前記出力パッ
    ドを選択的に接続するための第２のトランジスタ素子と
    を含み、そして前記第１のトランジスタ素子はＮチャネ
    ルＭＯＳトランジスタである請求項３２記載の装置。
  38. （３８）相対的に高電位の電源と、相対的に低電位の電
    源と、出力パッドと、前記出力パッドを相対的に高電位
    の前記電源に選択的に接続するための第１のトランジス
    タ素子と、および前記出力パッドを相対的に低電位の前
    記電源に選択的に接続するための第２のトランジスタ素
    子とを有するＣＭＯＳ集積回路において、前記第１のト
    ランジスタ素子はＮチャネル ＭＯＳトランジスタであることを特徴とするＣＭＯＳ集
    積回路。
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