JPH03187244A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、多層配線構造を有する半導体装置及びその
製造方法に関するものである。

〔従来の技術〕

近年、半導体装置の高集積化、微細化に伴い、配線構造
として多層配線構造が広く採用されており、この多層配
線技術は現在および今後の半導体装置の製造において重
要な技術のひとつとなっている。

第２図は従来の半導体装置であるＭ　ＯＳ　（Ｍｅｔａ
ｌＯｘＩｄｅ　５ｃｖｉｅｏｎｄｕｅｔｏｒ）型ＩＣに
おいて多層配線を形成する工程の断面図であり、以下に
各工程について説明する。

まず、第２図（ａ）に示すように、ｐ型シリコン） 基板１の表面に熱酸化により薄いシリコン酸化膜が形成
され、このシリコン酸化膜の上面全面にミリコン窒化膜
が所定膜厚に形成されたのち、フォトリソグラフィ技術
によるパターニングが行ゎ才て、シリコン窒化膜が選択
的に除去され、残っ六シリコン窒化膜をマスクとして熱
酸化等によりみ板１のシリコン窒化膜を除去した部分に
シリコシ酸化膜からなる厚いフィールド酸化膜２が形成
される。

その後マスクに用いたシリコン窒化膜とその１の薄いシ
リコン酸化膜が除去され、基板ｌの上清全面に、例えば
熱酸化によりゲート酸化膜３がル或され、ＣＶ　Ｄ　（
ＣｈｅＩｌｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ）　ｔにより多結晶シリコン膜４ａが所定膜厚に形成
されたのち、例えばスパッタ法によりモリブデンシリサ
イド（ＭＯＳｉ２）膜４ｂが所定膜厚形成され、フォト
リソグラフィ技術によるバターニングにより、多結晶シ
リコン膜４ａ及びＭ　ｏ　５１２　Ｍ４ｂが選択的に除
去され、これにより多結晶シリコン膜４ａ及びＭ　ｏ　
Ｓ　ｉ２膜４ｂの二重構造のポリサイドからなるゲート
電極としての第１の配線層４が所定パターンに形成され
、その後、ｎ型の不純物１例えばリン（Ｐ）、砒素（Ａ
ｓ）等がイオン注入されて第１の配置１１！４の両側の
基板１の表面にｎ型の拡散層５が形成される。

つぎに、第２図（ｂ）に示すように、第１の配線層４を
被覆して基板ｌの上面全面に、例えばｃＶＤ法により所
定膜厚に層間絶縁膜６が形成されたのち、同図（Ｃ）に
示すように、層間絶縁膜６がフォトリソグラフィ技術に
よるパターニングにより選択的に除去され、層間絶縁膜
６にスルーホール７が形成され、このスルーホール７に
第１の配線層４が露出される。

そして、第２図（ｄ＞に示すように、スルーポルルア内
及び層間絶縁膜６上、例えばスパッタ法により所定膜厚
にアルミニウム（，６ｆＩ）膜が形成され、フォトリソ
グラフィ技術によるバターニングによりＡ１膜が選択的
に除去されて第２の配線層８が所定パターンに形成され
、その後同図（ｅ）に示すように、第２の配線層８上及
び層間絶縁膜６上に、例えばプラズマＣＶＤ法により、
シリコン窒化膜からなるパッシベーション膜９が形成さ
れる。

〔発明が解決しようとする課題〕

ＩＣの集積度が高くなるに連れて配線層の幅は細くなり
、また薄膜化される傾向にあり、これに伴い、ｌからな
る第２の配線層８のエレクトロマイグレーションやパッ
シベーション膜９からの応力によるストレスマイグレー
ションが第２の配線層８の信頼性に大きな影響を与えて
いる。

すなわち、第２図（ｅ）に示すように第１の配線層４に
多結晶シリコン膜４ａとＭ　ｏ　Ｓ　ｉ２膜４ｂの二重
構造であるポリサイドを用い、金属配線である第２の配
線層８にＡｌｌを用いているため、Ｍｏ　Ｓ　１２膜４
ｂの結晶粒が小さく結晶性が悪い場合、その上にスパッ
タリングにより、堆積される第２の配線層８はその影響
を受け、特にＭ　ｏ　Ｓ　ｉ２膜４ｂと第２の配線層８
との界面付近において結晶粒が成長せず、結晶粒が小さ
く結晶性が悪くなるという問題点があった。

このような場合に、第２の配線層８がパッシベーション
膜９から引張り応力を受けたときに、結晶粒が小さく結
晶性の悪い第２の配線層８とＭ。

Ｓ　Ｌ　２膜４ｂとの界面が容易に分離して第２図（ｅ
）に示すような空隙１０を生じ、断線が発生し、この現
象は、ＩＣの集積度が増し、第２の配線層８の幅や厚み
が小さくなるほど顕著になる。

この発明は、上記の様な問題点を解消するためになされ
たもので、信頼性の高い多層配線構造を有する半導体装
置を提供できるようにすることを目的とする。

〔課題を解決するための手段〕 この発明に係る半導体装置は、半導体基板上に形成され
た第１の配線層と、前記基板上及び前記第１の配線層上
に形成された絶縁膜と、前記絶縁膜に形成され前記第１
の配線層が露出したスルーホールと、前記スルーホール
の内壁に沿って形成され前記第１の配線層に接触した第
２の配線層と、前記第２の配線層上に形成されたパッシ
ベーション膜とを備えた半導体装置において、前記スル
ーホールの内側の前記パッシベーション膜に空洞を有す
ることを特徴としている。

また、その製造方法として、半導体基板上に第１の配線
層を形成する工程と、前記基板上及び前記第１の配線層
上に絶縁膜を形成する工程と、前記絶縁膜にスルーホー
ルを形成して前記第１の配線層を露出する工程と、前記
スルーホールの内壁に沿い前記第１の配線層に接触して
第２の配線層を形成する工程とを含む半導体装置の製造
方法において、前記第２の配線層の形成後に、前記スル
ーホールの内側部分に空洞を有するパッシベーション膜
を前記第２の配線層上に形成する工程を設ければよい。

〔作用〕

この発明においては、スルーホールの内側のパッシベー
ション膜に空洞を有するため、スルーホールの底部に位
置する第１の配線層にかかるパッシベーション膜からの
応力が大幅に軽減され、従来のような第１及び第２の配
線層の界面における空隙の発生が防止され、断線が防止
される。

また、第２の配線層の形成後に、スルーホールの内側部
分に空洞を有するパッシベーション膜を形成することに
より、第１及び第２の配線層の間の断線が防止され、信
頼性の高い多層配線構造の半導体装置が得られる。

〔実施例〕

第１図はこの発明の半導体装置の製造方法の一実施例を
示し、以下に各工程について説明する。

ここで、第１図（ａ）〜（Ｃ）に示す工程は、前述した
第２図（ａ）〜（ｅ）それぞれと同じ工程である。

すなわち、第１図（ａ）に示すよう１こ、ｐ型シリコン
基板１１上にシリコン酸化膜からなるフィールド絶縁膜
１２及びゲート酸化膜１３が形成されるとともに、多結
晶シリコン膜１４ａ及びＭ　ｏ　Ｓｌ　２１４　ｂの二
重構造のポリサイドからなる所定パターンの第１−の配
線層１４が形成され、第１の配線層１４の両側の基板ｌ
の表面にｎ型拡散層１５が形成されたのち、同図（ｂ）
に示すように、全面に層間絶縁膜１６が形成され、その
後同図（ｅ）に示すように、層間絶縁膜１６にスルーホ
ール１７が形成され、第１の配線層１４が露出される。

つぎに、第１図（ｄ）に示すように、前述した第２図（
ｄ）と同様の工程により、スルーホール１７の内壁及び
該スルーホール１７の周縁の層間絶縁膜１６上の一部に
、断面凹状の所定パターンにＡ１からなる第２の配線層
１８が形成され、第２の配線層１８がスルーホール１７
に露出した第１の配線層１４に接触され、その後第１図
（ｅ）に示すように、第２の配線層１８上及び層間絶縁
膜１６上にプラズマＣＶＤ法等によりシリコン窒化膜か
らなるパッシベーション膜１９が形成される。

このとき、例えばパッシベーション膜１つとなるシリコ
ン窒化膜の堆積温度を従来よりも低くしてシリコン窒化
膜のカバレッジ性を低下させ、すなわち横方向への成長
率を縦方向への成長率より大きくしてシリコン窒化膜を
堆積してカバレッジ性を低下させることにより、スルー
ホール１７の底部の第２の配線層１８上におけるシリコ
ン窒化膜の上下方向への成長速度に比べ、スルーホール
１７の上側の第２の配線層１８上におけるシリコン窒化
膜の横方向への成長速度の方が大きくなるため、スルー
ホール１７の上側において、シリコン窒化膜が空洞２０
を残した状態でくっつき、その結果スルーホール１７の
内側に空洞２０を有するパッシベーション膜１つが形成
される。

従って、このようにして形成された半導体装置では、ス
ルーホール１７の内側の空洞２０により、スルーホール
底部１７の底部の第２の配線層１８には、パッシベーシ
ョン膜１９からの引張り応力がかからないため、第１の
配線層１４と第２の配線層１８との密着性の向上を図る
ことができ、従来のようなＭ　ｏ　Ｓ　ｉ　２膜１４ｂ
と第２の配線層１８との界面に生じる空隙による断線の
発生を防止することができる。

なお、上記実施例では、第１の配線層１４が多結晶シリ
コン膜１４ａと、ＭＯ８ｉ２膜１４ｂ膜中４ｂイドから
なり、第２の配線層上８からなる場合について説明した
が、これら以外の材料からなる場合であってもよいのは
勿論であり、例えば両配線層とも、或いはいずれか一方
が、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン
（Ｔｔ）等の高融点金属や高融点シリサイド（Ｗ　Ｓ　
ｓ　２　。

Ｍ　ｏ　Ｓ　１　　、Ｔ　ｔ　Ｓ　２等）、更には多結
晶シリコン、アルミシリサイド、その他のアルミ合金或
いはこれらの複合材からなるものであってもよい。

また、上記実施例では、第１の配線層１４が二重構造の
場合について説明したが、これに限定されるものではな
く、第１の配線層１４がさらに多層化された構造であっ
てもよい。

さらに、半導体基板は、前述したシリコン基板に限らな
いのは言うまでもない。

〔発明の効果〕

以上のように、この発明によれば、スルーホールの内側
のパッシベーション膜に空洞を有するため、スルーホー
ルの底部に位置する第１の配線層にかかるパッシベーシ
ョン膜からの応力を大幅に軽減することができ、従来の
ような第１及び第２の配線層の界面における空隙の発生
を防止して、断線を防止することができる。

また、第２の配線層の形成後に、スルーホールの内側部
分に空洞を有するパッシベーション膜を形成することに
より、第１及び第２の配線層の間の断線を防止でき、信
頼性の高い多層配線構造の半導体装置を得ることができ
る。

【図面の簡単な説明】

第１図はこの発明の半導体装置及びその製造方法の一実
施例の各工程の断面図、第２図は従来の半導体装置の製
造方法の各工程の断面図である。 図において、１１はシリコン基板、１４は第１の配線層
、１６は層間絶縁膜、１７はスルーホール、１８は第２
の配線層、１９はパッシベーション膜、２０は空洞であ
る。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に形成された第１の配線層と、前記
   基板上及び前記第１の配線層上に形成された絶縁膜と、
   前記絶縁膜に形成され前記第１の配線層が露出したスル
   ーホールと、前記スルーホールの内壁に沿って形成され
   前記第１の配線層に接触した第２の配線層と、前記第２
   の配線層上に形成されたパッシベーション膜とを備えた
   半導体装置において、 前記スルーホールの内側の前記パッシベーション膜に空
   洞を有することを特徴とする半導体装置。
2. （２）半導体基板上に第１の配線層を形成する工程と、
   前記基板上及び前記第１の配線層上に絶縁膜を形成する
   工程と、前記絶縁膜にスルーホールを形成して前記第１
   の配線層を露出する工程と前記スルーホールの内壁に沿
   い前記第１の配線層に接触して第２の配線層を形成する
   工程とを含む半導体装置の製造方法において、 前記第２の配線層の形成後に、前記スルーホールの内側
   部分に空洞を有するパッシベーション膜を前記第２の配
   線層上に形成する工程を設けたことを特徴とする半導体
   装置の製造方法。