JPH03186015A - テイジタル回路 - Google Patents
テイジタル回路Info
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- JPH03186015A JPH03186015A JP2325136A JP32513690A JPH03186015A JP H03186015 A JPH03186015 A JP H03186015A JP 2325136 A JP2325136 A JP 2325136A JP 32513690 A JP32513690 A JP 32513690A JP H03186015 A JPH03186015 A JP H03186015A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は相補性ＭＯＳ回路技術による回路段を有する
ディジタル回路に関するものである。
ディジタル回路に関するものである。
電界効果トランジスタはそのわずかな占有面積および電
力消費ならびに比較的容易な集積可能性により高集積回
路に対し決定的に優れている。ディジタル技術では電界
効果トランジスタにより簡単な回路構成および大きいノ
イズイミユニティを得ることができる。さらに電界効果
トランジスタにより、特に相補性ＭＯＳ回路技術により
構成されたディジタル回路段で知られているように、デ
ィジタル回路の損失電力を特にわずかに保つことができ
る。
力消費ならびに比較的容易な集積可能性により高集積回
路に対し決定的に優れている。ディジタル技術では電界
効果トランジスタにより簡単な回路構成および大きいノ
イズイミユニティを得ることができる。さらに電界効果
トランジスタにより、特に相補性ＭＯＳ回路技術により
構成されたディジタル回路段で知られているように、デ
ィジタル回路の損失電力を特にわずかに保つことができ
る。
相補性ＭＯＳ回路技術（ＣＭＯＳ回路技術とも呼ばれる
）は基本原理から、２つの電位を接続する１つの自己阻
止性Ｐチャネル（ＰｕＯ２）および１つの自己阻止性Ｎ
チャネル（ＮＭＯＳ）１を界効果トランジスタの直列回
路から威り、それらのゲート電極が互いに接続されてお
り、またディジタル人力信号に対する回路段入力端を形
成しているインバータ段に基づいている０回路段出力端
として直列回路の中央タップが使用される。
）は基本原理から、２つの電位を接続する１つの自己阻
止性Ｐチャネル（ＰｕＯ２）および１つの自己阻止性Ｎ
チャネル（ＮＭＯＳ）１を界効果トランジスタの直列回
路から威り、それらのゲート電極が互いに接続されてお
り、またディジタル人力信号に対する回路段入力端を形
成しているインバータ段に基づいている０回路段出力端
として直列回路の中央タップが使用される。
ディジタル入力信号の静的状態ではそれぞれまさに両電
界効果トランジスタの１つは導通しており、従って両電
位の間の！＠の流れは生じ得ず、従ってまた損失電力は
生じ得ない。
界効果トランジスタの１つは導通しており、従って両電
位の間の！＠の流れは生じ得ず、従ってまた損失電力は
生じ得ない。
しかし、ディジタル人力信号のレベル切換の際に両電界
効果トランジスタは、１つの切換電流が両電界効果トラ
ンジスタを経て流れ得る特定の切換時間の間は導通して
いる。
効果トランジスタは、１つの切換電流が両電界効果トラ
ンジスタを経て流れ得る特定の切換時間の間は導通して
いる。
冒頭に記載した種類のディジタル回路はたとえばドイツ
連邦共和国特許出願公開第３１４８４１０号明細書およ
び第３８３７０８０号明細書から公知である。
連邦共和国特許出願公開第３１４８４１０号明細書およ
び第３８３７０８０号明細書から公知である。
前者の明細書には、１つの回路段の回路区間に並列また
は直何に、装置を２つまたは３つの有効な入力端を有す
るナンド要素として、またはインバータとして作動可能
にさせるプログラミング可能な要素が記載されている。
は直何に、装置を２つまたは３つの有効な入力端を有す
るナンド要素として、またはインバータとして作動可能
にさせるプログラミング可能な要素が記載されている。
切換の際にＣＭＯＳ対は横流により電力を消費する。後
者の明細書には通常の回路段の直列回路が記載されてい
る。
者の明細書には通常の回路段の直列回路が記載されてい
る。
内部抵抗に関する電界効果トランジスタのデイメンジヨ
ニングにより、低い内部抵抗の際には、切換時間がより
大きい切換電流の負担により短縮され、または、高い内
部抵抗の際には、切換を流はより長い切換時間の負担に
より減少され得る。
ニングにより、低い内部抵抗の際には、切換時間がより
大きい切換電流の負担により短縮され、または、高い内
部抵抗の際には、切換を流はより長い切換時間の負担に
より減少され得る。
従って、電界効果トランジスタのデイミングもニングに
対して切換時間と切換電流との間のかねあいが見出され
なければならない、集積回路の製造プロセスにおいて電
界効果トランジスタのデイメンジヨニングが決定される
ので、その後に切換時間と切換Ｔ！Ｘ、流との間のかね
あいの補正はもはや不可能である。
対して切換時間と切換電流との間のかねあいが見出され
なければならない、集積回路の製造プロセスにおいて電
界効果トランジスタのデイメンジヨニングが決定される
ので、その後に切換時間と切換Ｔ！Ｘ、流との間のかね
あいの補正はもはや不可能である。
〔発明が解決しようとする！１１Ｂ）
本発明の課題は、ＣＭＯＳ回路技術による回路段を有す
るディジタル回路を、回路段が等しいトランジスタディ
メンジゴニングを有する他の回路段にくらべて減少可能
な切換電波または短縮可能な切換時間を有するように改
良することである。
るディジタル回路を、回路段が等しいトランジスタディ
メンジゴニングを有する他の回路段にくらべて減少可能
な切換電波または短縮可能な切換時間を有するように改
良することである。
〔課題を解決するための手段］
この課題を解決するため、本発明においては、それぞれ
出力端で互いに接続されている第１および第２の回路区
間から成る相補性のＭＯＳ回路技術による回路段を有し
、第１および第２の回路区間が切換可能に逆相に１つの
閉じられた状態または開かれた状態をとり、また１つの
回路段出力端への第１または第２の電位の交互の供給の
役割をし、また各回路段入力端に対応付けられてスイッ
チング要素として第１の回路区間のなかに各１つのＰＭ
ＯＳ電界効果トランジスタを、または冨２の回路区間の
なかに各１つのＮＭＯＳ１１界効果トランジスタを有し
ており、それらのゲート電極が各回路段入力端の端子と
して用いられるディジタル回路において、 回路区間の出力端が少なくとも１つの切換過程の間は１
つの電圧差を出力端の間に生じさせる１つの構成要素を
介して接続されており、第１の回路区間の出力端が第１
の信号線と、また第２の回路区間の出力端が第２の信号
線と後続の回路段への接続のために接続されており、ま
た回路段出力端が後続の回路段の１つの当該の回路段入
力端と、第１の信号線が回路段入力端に対応付けられて
いるＰＭＯＳｔｉ界効果トランジスタのゲート電極に、
また第２の信号線が回路段入力端に対応付けられている
ＮＭＯＳｉｔ界効果トランジスタのゲート電極に接続さ
れているように接続されるものである。
出力端で互いに接続されている第１および第２の回路区
間から成る相補性のＭＯＳ回路技術による回路段を有し
、第１および第２の回路区間が切換可能に逆相に１つの
閉じられた状態または開かれた状態をとり、また１つの
回路段出力端への第１または第２の電位の交互の供給の
役割をし、また各回路段入力端に対応付けられてスイッ
チング要素として第１の回路区間のなかに各１つのＰＭ
ＯＳ電界効果トランジスタを、または冨２の回路区間の
なかに各１つのＮＭＯＳ１１界効果トランジスタを有し
ており、それらのゲート電極が各回路段入力端の端子と
して用いられるディジタル回路において、 回路区間の出力端が少なくとも１つの切換過程の間は１
つの電圧差を出力端の間に生じさせる１つの構成要素を
介して接続されており、第１の回路区間の出力端が第１
の信号線と、また第２の回路区間の出力端が第２の信号
線と後続の回路段への接続のために接続されており、ま
た回路段出力端が後続の回路段の１つの当該の回路段入
力端と、第１の信号線が回路段入力端に対応付けられて
いるＰＭＯＳｔｉ界効果トランジスタのゲート電極に、
また第２の信号線が回路段入力端に対応付けられている
ＮＭＯＳｉｔ界効果トランジスタのゲート電極に接続さ
れているように接続されるものである。
また本発明においては、それぞれ出力端で互いに接続さ
れている第１および第２の回路区間から成る相補性のＭ
ＯＳ回路技術による回路段を有し、第１および第２の回
路区間が切換可能に逆相に１つの閉じられた状態または
開かれた状態をとり、また１つの回路段出力端への第１
または第２の電位の交互の供給の役割をし、また各回路
段入力端に対応付けられてスイッチング要素として第１
の回路区間のなかに各１つのＰＭＯＳ１１界効果トラン
ジスタを、または第２の回路区間のなかに各１つのＮＭ
ＯＳｉｉ界効果トランジスタを有しており、それらのゲ
ート電極がそのつどの回路段入力端の端子として用いら
れるディジタル回路において、回路区間の出力端が少な
くとも１つの切換過程の間は１つの電圧差を出力端の間
に生じさせる１つの構成要素を介して接続されており、
第１の回路区間の出力端が第１の信号線と、また第２の
回路区間の出力端が第２の信号線と後続の回路段への接
続のために接続されており、また回路段出力端が後続の
回路段の１つの当該の回路段入力端と、第１の信号線が
回路段入力端に対応付けられているＮＭＯＳ１１界効果
トランジスタのゲート電極に、また第２の信号線が回路
段入力端に対応付けられているＰＭＯ５ｔｉ界効果トラ
ンジスタのゲート電極に接続されているように接続され
るものである。
れている第１および第２の回路区間から成る相補性のＭ
ＯＳ回路技術による回路段を有し、第１および第２の回
路区間が切換可能に逆相に１つの閉じられた状態または
開かれた状態をとり、また１つの回路段出力端への第１
または第２の電位の交互の供給の役割をし、また各回路
段入力端に対応付けられてスイッチング要素として第１
の回路区間のなかに各１つのＰＭＯＳ１１界効果トラン
ジスタを、または第２の回路区間のなかに各１つのＮＭ
ＯＳｉｉ界効果トランジスタを有しており、それらのゲ
ート電極がそのつどの回路段入力端の端子として用いら
れるディジタル回路において、回路区間の出力端が少な
くとも１つの切換過程の間は１つの電圧差を出力端の間
に生じさせる１つの構成要素を介して接続されており、
第１の回路区間の出力端が第１の信号線と、また第２の
回路区間の出力端が第２の信号線と後続の回路段への接
続のために接続されており、また回路段出力端が後続の
回路段の１つの当該の回路段入力端と、第１の信号線が
回路段入力端に対応付けられているＮＭＯＳ１１界効果
トランジスタのゲート電極に、また第２の信号線が回路
段入力端に対応付けられているＰＭＯ５ｔｉ界効果トラ
ンジスタのゲート電極に接続されているように接続され
るものである。
第１の回路区間の出力端が後続の回路段の当該の回路段
入力端に対応付けられているＰＭＯＳ−ＦＥＴと、また
第２の回路区間の出力端が後続の回路段の相応の対応付
けられているＮＭＯＳ−ＦＥＴと接続されていれば、第
２の回路段のＰＭＯＳ−ＦＥＴおよびＮＭＯＳ−ＦＥＴ
におけるゲート−ソース間電圧はそれぞれ、１つの電圧
差を生じさせるＩ威要素に生ずる電圧値の半分の大きさ
だけ減少する。ゲート−ソース間電圧の減少はそれによ
って１つの切換過程の際に後続の回路段の両回路区間を
通って流れる切換電流の減少に通ずる。
入力端に対応付けられているＰＭＯＳ−ＦＥＴと、また
第２の回路区間の出力端が後続の回路段の相応の対応付
けられているＮＭＯＳ−ＦＥＴと接続されていれば、第
２の回路段のＰＭＯＳ−ＦＥＴおよびＮＭＯＳ−ＦＥＴ
におけるゲート−ソース間電圧はそれぞれ、１つの電圧
差を生じさせるＩ威要素に生ずる電圧値の半分の大きさ
だけ減少する。ゲート−ソース間電圧の減少はそれによ
って１つの切換過程の際に後続の回路段の両回路区間を
通って流れる切換電流の減少に通ずる。
第１の回路区間の出力端が後続の回路段の当該の回路段
入力端に対応付けられているＮＭＯ５ＦＥＴと、また第
２の回路区間の出力端が後続の回路段の相応の対応付け
られている２ＭＯＳ−ＦＥＴと接続されていれば、第２
の回路段の２ＭＯＳ−ＦＥＴおよびＮＭＯＳ−ＦＥＴに
おけるゲート−ソース間電圧はそれぞれ、１つの電圧差
を生じさせる構成要素に生ずる電圧値の半分の大きさだ
け増大する。ゲート−ソース間電圧の増大は１つの切換
過程の際に後続の回路段の両回路区間を通って流れる切
換電流の増大に通し、従ってまた後続の回路段の切換過
程の加速に通ずる。
入力端に対応付けられているＮＭＯ５ＦＥＴと、また第
２の回路区間の出力端が後続の回路段の相応の対応付け
られている２ＭＯＳ−ＦＥＴと接続されていれば、第２
の回路段の２ＭＯＳ−ＦＥＴおよびＮＭＯＳ−ＦＥＴに
おけるゲート−ソース間電圧はそれぞれ、１つの電圧差
を生じさせる構成要素に生ずる電圧値の半分の大きさだ
け増大する。ゲート−ソース間電圧の増大は１つの切換
過程の際に後続の回路段の両回路区間を通って流れる切
換電流の増大に通し、従ってまた後続の回路段の切換過
程の加速に通ずる。
本発明により構成されたディジタル回路の主要な利点は
、切換ｉ流または切換時間の変更が、そのためにトラン
ジスタのデイメンジヨニングを変更する必要なしに、単
一の構成要素の特性的な値により広い限度内で可能にさ
れることにある。
、切換ｉ流または切換時間の変更が、そのためにトラン
ジスタのデイメンジヨニングを変更する必要なしに、単
一の構成要素の特性的な値により広い限度内で可能にさ
れることにある。
本発明の有利な一構成は請求項２以下にあげられている
。
。
以下本発明を図面に示す２つの実施例について詳細に説
明する。
明する。
第１図および第２図には、主として相補性ＭＯＳ回路技
術（以下ではＣＭＯＳ回路技術とも呼ばれる）の原理に
従って構想されている１つの論理オア演算回路に対する
それぞれ１つの回路図が示されている。
術（以下ではＣＭＯＳ回路技術とも呼ばれる）の原理に
従って構想されている１つの論理オア演算回路に対する
それぞれ１つの回路図が示されている。
このオア演算回路は、１つのノット−オア演算を行う第
１の回路段（図の左側）と、この回路段の後に接続され
ており１つの否定素子を形成する第２の回路段（図の右
側）とから構成されている。
１の回路段（図の左側）と、この回路段の後に接続され
ており１つの否定素子を形成する第２の回路段（図の右
側）とから構成されている。
両回路段はそれぞれスイッチング要素として２ＭＯＳま
たはＮＭＯＳｌｔ界効果トランジスタ（以下ではＰＭＯ
Ｓ−ＦＥＴまたはＮＭＯＳ−ＦＥＴとも呼ばれる）を有
する第１および第２の回路区間Ｐ１、Ｎｌ；Ｐ２、Ｎ２
から戒っている。
たはＮＭＯＳｌｔ界効果トランジスタ（以下ではＰＭＯ
Ｓ−ＦＥＴまたはＮＭＯＳ−ＦＥＴとも呼ばれる）を有
する第１および第２の回路区間Ｐ１、Ｎｌ；Ｐ２、Ｎ２
から戒っている。
第１の回路段の第１の回路区間Ｐ１は２つの直列に接続
されているＰＭＯＳ電界効果トランジスタＰａ、Ｐｂか
ら、また第２の回路区間Ｎ１は２つの並列に接続されて
いるＮＭＯＳ電界効果トランジスタＮａ、Ｎｂから戒っ
ている０両回路区間Ｐ１、Ｎ１はそれらの出力端Ａ１１
、Ａ２１で１つの抵抗Ｒを介して互いに接続されており
、またそれらの入力端Ｅ１１、Ｅ２１で第１または第２
の電位Ｖｄｄ ；ＶＳ Ｓに接続されている。ここで第
１の電位Ｖｄｄは第２の電位Ｖｓｓにくらべて正の電位
にある。
されているＰＭＯＳ電界効果トランジスタＰａ、Ｐｂか
ら、また第２の回路区間Ｎ１は２つの並列に接続されて
いるＮＭＯＳ電界効果トランジスタＮａ、Ｎｂから戒っ
ている０両回路区間Ｐ１、Ｎ１はそれらの出力端Ａ１１
、Ａ２１で１つの抵抗Ｒを介して互いに接続されており
、またそれらの入力端Ｅ１１、Ｅ２１で第１または第２
の電位Ｖｄｄ ；ＶＳ Ｓに接続されている。ここで第
１の電位Ｖｄｄは第２の電位Ｖｓｓにくらべて正の電位
にある。
また、それぞれ単一の２ＭＯＳ−ＦＥＴまたはＮＭＯ５
−ＦＥＴ ＴＰ、ＴＮを有する第２の回路段の両回路
区間Ｐ２、Ｎ２はそれらの入力端Ｅ１２、Ｅ２２で第１
または第２の電位Ｖｄｄ、ＶＳＳに接続されている。そ
れらの出力ｍＡｌ２、Ａ２２でこれらの両回路区間Ｐ２
、Ｎ２は、ＣＭＯＳ回路技術で通常のように、直接に互
いに接続されており、また第２の回路段の回路段出力端
を形成しており、またそれによって同時にオア演算回路
の出力端ＡＯＲを形成している。
−ＦＥＴ ＴＰ、ＴＮを有する第２の回路段の両回路
区間Ｐ２、Ｎ２はそれらの入力端Ｅ１２、Ｅ２２で第１
または第２の電位Ｖｄｄ、ＶＳＳに接続されている。そ
れらの出力ｍＡｌ２、Ａ２２でこれらの両回路区間Ｐ２
、Ｎ２は、ＣＭＯＳ回路技術で通常のように、直接に互
いに接続されており、また第２の回路段の回路段出力端
を形成しており、またそれによって同時にオア演算回路
の出力端ＡＯＲを形成している。
回路区間のなかのすべての電界効果トランジスタは単に
それらのドレイン−ソース間パスにより回路区間の形成
に関与する。ｉｉ電界効果トランジスタドレイン電極は
その際に常にそのつどの回路区間の出力端のほうに向け
られている。
それらのドレイン−ソース間パスにより回路区間の形成
に関与する。ｉｉ電界効果トランジスタドレイン電極は
その際に常にそのつどの回路区間の出力端のほうに向け
られている。
第１の回路段、従ってまたオア演算回路の入力端Ｅａ、
Ｅｂとしての役割は、ＣＭＯＳ回路技術において通常の
ように、第１の回路段に属する２ＭＯＳ−ＦＥＴまたは
ＮＭＯＳ−ＦＥＴ Ｐａ。
Ｅｂとしての役割は、ＣＭＯＳ回路技術において通常の
ように、第１の回路段に属する２ＭＯＳ−ＦＥＴまたは
ＮＭＯＳ−ＦＥＴ Ｐａ。
Ｐｂ ＨＮａ、Ｎｂのゲート電極がしており、ＰＭＯＳ
、−ＦＥＴ Ｐａ、Ｐｂの各々にはまさに１つのＮＭ
ＯＳ−ＦＥＴ Ｎａ５Ｎｂが論理的に対応付けられて
おり、また互いに対応付けられているＦＥＴのゲート電
極は互いに接続されており、また１つのディジタル人力
信号ａ、ｂに対するそれぞれ１つの入力端已ａＳＥｂを
形成している。
、−ＦＥＴ Ｐａ、Ｐｂの各々にはまさに１つのＮＭ
ＯＳ−ＦＥＴ Ｎａ５Ｎｂが論理的に対応付けられて
おり、また互いに対応付けられているＦＥＴのゲート電
極は互いに接続されており、また１つのディジタル人力
信号ａ、ｂに対するそれぞれ１つの入力端已ａＳＥｂを
形成している。
ディジタル入力信号ａ、ｂは両電位Ｖｄｄ、Ｖｓｓの電
圧値により表される両２進値″０″■”をとり得る。正
論理では２進“１″値に第１の電位Ｖｄｄの電圧値が、
また２進“Ｏ″値に第２の電位Ｖｓｓの電圧値が対応付
けられている。
圧値により表される両２進値″０″■”をとり得る。正
論理では２進“１″値に第１の電位Ｖｄｄの電圧値が、
また２進“Ｏ″値に第２の電位Ｖｓｓの電圧値が対応付
けられている。
第２の回路段では、論理的に互いに対応付けられている
ＰＭＯＳ −ＦＥＴおよびＮＭＯＳ−ＦＥＴＴＰ、ＴＮ
のゲート電極は互いに接続されておらずに、互いに隔て
られて各信号線Ｌ１、Ｌ２を介して第１の回路段のそれ
ぞれ１つの回路区間出力端Ａ１１、Ａ２１に接続されて
いる。
ＰＭＯＳ −ＦＥＴおよびＮＭＯＳ−ＦＥＴＴＰ、ＴＮ
のゲート電極は互いに接続されておらずに、互いに隔て
られて各信号線Ｌ１、Ｌ２を介して第１の回路段のそれ
ぞれ１つの回路区間出力端Ａ１１、Ａ２１に接続されて
いる。
第１図によるオア演算回路の回路図に示されているよう
に、第１の回路段の第１の回路区間Ｐｌの出力端Ａ１１
は信号線Ｌ１を介して第２の回路段のＰＭＯＳ−ＦＥＴ
ＴＰのゲート電極と接続されており、第２の回路区
間Ｎ１の出力端Ａ２１は類似の仕方で信号線Ｌ２を介し
てＮＭＯＳ−ＦＥＴ ＴＮのゲート１ｉ極に接続され
ている。
に、第１の回路段の第１の回路区間Ｐｌの出力端Ａ１１
は信号線Ｌ１を介して第２の回路段のＰＭＯＳ−ＦＥＴ
ＴＰのゲート電極と接続されており、第２の回路区
間Ｎ１の出力端Ａ２１は類似の仕方で信号線Ｌ２を介し
てＮＭＯＳ−ＦＥＴ ＴＮのゲート１ｉ極に接続され
ている。
それと異なり、第１図によるオア演算回路では第１の回
路区間Ｐ１の出力端Ａ１はＮＭＯＳ−ＦＥＴ ＴＮの
ゲート電極に、また第２の回路区間Ｎｌの出力＠Ａ２は
ＰＭＯＳ−ＦＥＴ ＴＰのゲート電極に接続されてい
る。
路区間Ｐ１の出力端Ａ１はＮＭＯＳ−ＦＥＴ ＴＮの
ゲート電極に、また第２の回路区間Ｎｌの出力＠Ａ２は
ＰＭＯＳ−ＦＥＴ ＴＰのゲート電極に接続されてい
る。
定常的状態では（すなわち回路区間の１つの切換過程に
通ずる入力端ＥＡ、ＥＢにおける値の切換が生しない時
間中は）、第１図および第２図による両オア演算回路は
等しく挙動する。
通ずる入力端ＥＡ、ＥＢにおける値の切換が生しない時
間中は）、第１図および第２図による両オア演算回路は
等しく挙動する。
第１の回路段の抵抗Ｒを通って定常的状態では電流が流
れない、なぜならば、回路区間Ｐ１、Ｎ１のそれぞれ１
つしか導通していないからである。
れない、なぜならば、回路区間Ｐ１、Ｎ１のそれぞれ１
つしか導通していないからである。
それによって抵抗Ｒの両端に電圧降下も生ぜず、また両
回路区間出力＠Ａ１１、Ａ２１における電圧値、従って
またこれらと接続されている第２の回路段のＦＥＴＴＰ
、ＴＮのゲート電極における電圧値は互いに等しい、を
正値は第１の回路段のスイッチング状態に応して第１の
電位Ｖｄｄの値もしくは第２の電位Ｖｓｓの値に相当す
る。
回路区間出力＠Ａ１１、Ａ２１における電圧値、従って
またこれらと接続されている第２の回路段のＦＥＴＴＰ
、ＴＮのゲート電極における電圧値は互いに等しい、を
正値は第１の回路段のスイッチング状態に応して第１の
電位Ｖｄｄの値もしくは第２の電位Ｖｓｓの値に相当す
る。
その結果、本発明により構成されたディジタル回路は定
常状態では従来のＣＭＯＳ技術で実現された等価的な回
路のように挙動する。
常状態では従来のＣＭＯＳ技術で実現された等価的な回
路のように挙動する。
従来のＣＭＯＳ回路にくらべて本発明により構成された
ディジタル回路の本質的な相違点、従ってまた利点は動
的挙動、すなわち切換過程の考察の際に初めて明らかに
なる。
ディジタル回路の本質的な相違点、従ってまた利点は動
的挙動、すなわち切換過程の考察の際に初めて明らかに
なる。
説明のために最も関心のある切換過程中の時点は、１つ
の切換過程をトリガするディジタル人力信号ａ、ｂが１
つの値切換わりの間にまさに第１の電位Ｖｄｄと第２の
電位Ｖｓｓとの間の中央に位置する１つの電圧平均値を
とる瞬間である。
の切換過程をトリガするディジタル人力信号ａ、ｂが１
つの値切換わりの間にまさに第１の電位Ｖｄｄと第２の
電位Ｖｓｓとの間の中央に位置する１つの電圧平均値を
とる瞬間である。
第１図および第２図によるオア演算回路のいまの例では
、たとえば第１の入力端Ｅａ（第２の入力端Ｅｂは簡単
化のために第２の電位Ｖｓｓ、すなわち２進“０”を与
えられるものと仮定する）におけるこの電圧平均値は、
入力＠Ｅａに対応付けられている第１の回路段のＦＥＴ
ＰａおよびＮＭＯＳ−ＦＥＴ Ｎａにおけるデー
１’／−ス間電圧も電圧平均値の大きさを有することに
通ずる０周知のようにＦＥＴの内部抵抗は、そのゲート
−ソース間電圧が大きいほど低い。
、たとえば第１の入力端Ｅａ（第２の入力端Ｅｂは簡単
化のために第２の電位Ｖｓｓ、すなわち２進“０”を与
えられるものと仮定する）におけるこの電圧平均値は、
入力＠Ｅａに対応付けられている第１の回路段のＦＥＴ
ＰａおよびＮＭＯＳ−ＦＥＴ Ｎａにおけるデー
１’／−ス間電圧も電圧平均値の大きさを有することに
通ずる０周知のようにＦＥＴの内部抵抗は、そのゲート
−ソース間電圧が大きいほど低い。
さらに第２の入力端Ｅｂに対応付けられているＰＭＯＳ
−ＦＥＴ Ｐｂが導通し、また付属のＮＭＯＳ−ＦＥ
Ｔ Ｎｂが遮断しているので、第１の回路段の両回路
区間Ｐ１、Ｎ１は等しい抵抗を有する。抵抗Ｒを経て１
つの切換電流が第１の電位Ｖｄｄから第２の電位Ｖｓｓ
へ流れる。
−ＦＥＴ Ｐｂが導通し、また付属のＮＭＯＳ−ＦＥ
Ｔ Ｎｂが遮断しているので、第１の回路段の両回路
区間Ｐ１、Ｎ１は等しい抵抗を有する。抵抗Ｒを経て１
つの切換電流が第１の電位Ｖｄｄから第２の電位Ｖｓｓ
へ流れる。
それによって第１の回路区間Ｐ１の出力＄Ａ１１は第２
の回路区間Ｎ１の出力端Ａ２１よりも正の電圧値を有す
る。これらの電圧値の差は抵抗Ｒの両端の電圧降下に相
当する。
の回路区間Ｎ１の出力端Ａ２１よりも正の電圧値を有す
る。これらの電圧値の差は抵抗Ｒの両端の電圧降下に相
当する。
第１図によるオア演算回路ではそれによって第２の回路
段のＰＭＯＳ−ＦＥＴ ＴＰにおけるゲート−ソース
間電圧およびＮＭＯＳ−ＦＥＴ ＴＮにおけるゲート
−ソース間電圧は、従来のＣＭＯＳ技術の際に生ずるで
あろう電圧中央値よりも低い。
段のＰＭＯＳ−ＦＥＴ ＴＰにおけるゲート−ソース
間電圧およびＮＭＯＳ−ＦＥＴ ＴＮにおけるゲート
−ソース間電圧は、従来のＣＭＯＳ技術の際に生ずるで
あろう電圧中央値よりも低い。
従って本発明により構成されたディジタル回路では第２
の回路段の両ＦＥＴ ＴＰ、、ＴＮの内部抵抗はより
大きく、また第２の回路段のなかの切換電流はその結果
としてより小さい。
の回路段の両ＦＥＴ ＴＰ、、ＴＮの内部抵抗はより
大きく、また第２の回路段のなかの切換電流はその結果
としてより小さい。
しかし第２図によるオア演算回路では第２の回路段の両
ＦＥＴ ＴＰ、、ＴＮにおけるゲート−ソース間電圧
は電圧平均値よりも高く、それによって第２の回路段の
なかの切換電流は高くなり、また切換過程の加速に通ず
る。
ＦＥＴ ＴＰ、、ＴＮにおけるゲート−ソース間電圧
は電圧平均値よりも高く、それによって第２の回路段の
なかの切換電流は高くなり、また切換過程の加速に通ず
る。
第１の回路段のなかのオーム抵抗Ｒは流れ方向の極性の
ダイオードによっても置換され得る。さらに、第１の回
路段の両回路区間Ｐ１、Ｎｌの再出力端Ａ１１、Ａ２１
を固有の信号線を介して第２の回路段の両ＦＥＴ Ｔ
Ｐ、ＴＨに導き、その後に、必要に応じて、この状態を
そのままにしておき（その場合には従来のＣＭＯＳ技術
に相当する）、または上記信号線の遮断により切換電流
を減少し、もしくは切換時間を短縮することは集積回路
のなかで有利であり得る。こうして１つの集積回路上の
相異なるトランジスタディメンジゴニングを回避するこ
とができる。
ダイオードによっても置換され得る。さらに、第１の回
路段の両回路区間Ｐ１、Ｎｌの再出力端Ａ１１、Ａ２１
を固有の信号線を介して第２の回路段の両ＦＥＴ Ｔ
Ｐ、ＴＨに導き、その後に、必要に応じて、この状態を
そのままにしておき（その場合には従来のＣＭＯＳ技術
に相当する）、または上記信号線の遮断により切換電流
を減少し、もしくは切換時間を短縮することは集積回路
のなかで有利であり得る。こうして１つの集積回路上の
相異なるトランジスタディメンジゴニングを回避するこ
とができる。
図は本発明の実施例を示し、第１図は１つのオア演算回
路として接続された減少された切換１ｉ流を有する２つ
の回路段から成るディジタル回路の回路図、第２図は１
つのオア演算回路として接続された短縮された切換時間
を有する２つの回路段から成るディジタル回路の回路図
である。 Ａ１１、Ａ２１・・・出力端 Ｌｌ、Ｌｌ・・・信号線 Ｐｌ、Ｎ１・・・回路区間
路として接続された減少された切換１ｉ流を有する２つ
の回路段から成るディジタル回路の回路図、第２図は１
つのオア演算回路として接続された短縮された切換時間
を有する２つの回路段から成るディジタル回路の回路図
である。 Ａ１１、Ａ２１・・・出力端 Ｌｌ、Ｌｌ・・・信号線 Ｐｌ、Ｎ１・・・回路区間
Claims (1)
- 【特許請求の範囲】 １）それぞれ出力端で互いに接続されている第１および
第２の回路区間から成る相補性のＭＯＳ回路技術による
回路段を有し、第１および第２の回路区間が切換可能に
逆相に１つの閉じられた状態または開かれた状態をとり
、また１つの回路段出力端への第１または第２の電位の
交互の供給の役割をし、また各回路段入力端に対応付け
られてスイッチング要素として第１の回路区間のなかに
各１つのＰＭＯＳ電界効果トランジスタを、または第２
の回路区間のなかに各１つのＮＭＯＳ電界効果トランジ
スタを有しており、それらのゲート電極が各回路段入力
端の端子として用いられるディジタル回路において、 回路区間（Ｐ１、Ｎ１）の出力端（Ａ１１、Ａ２１）が
少なくとも１つの切換過程の間は１つの電圧差を出力端
（Ａ１１、Ａ２１）の間に生じさせる１つの構成要素を
介して接続されており、第１の回路区間（Ｐ１）の出力
端（Ａ１１）が第１の信号線（Ｌ１）と、また第２の回
路区間（Ｎ１）の出力端（Ａ２１）が第２の信号線（Ｌ
２）と後続の回路段への接続のために接続されており、
また回路段出力端が後続の回路段の１つの当該の回路段
入力端と、第１の信号線（Ｌ１）が回路段入力端に対応
付けられているＰＭＯＳ電界効果トランジスタ（ＴＰ）
のゲート電極に、また第２の信号線（Ｌ２）が回路段入
力端に対応付けられているＮＭＯＳ電界効果トランジス
タ（ＴＮ）のゲート電極に接続されているように接続さ
れていることを特徴とするディジタル回路。 ２）それぞれ出力端で互いに接続されている第１および
第２の回路区間から成る相補性のＭＯＳ回路技術による
回路段を有し、第１および第２の回路区間が切換可能に
逆相に１つの閉じられた状態または開かれた状態をとり
、また１つの回路段出力端への第１または第２の電位の
交互の供給の役割をし、また各回路段入力端に対応付け
られてスイッチング要素として第１の回路区間のなかに
各１つのＰＭＯＳ電界効果トランジスタを、または第２
の回路区間のなかに各１つのＮＭＯＳ電界効果トランジ
スタを有しており、それらのゲート電極がそのつどの回
路段入力端の端子として用いられるディジタル回路にお
いて、 回路区間（Ｐ１、Ｎ１）の出力端（Ａ１１、Ａ２１）が
少なくとも１つの切換過程の間は１つの電圧差を出力端
（Ａ１１、Ａ２１）の間に生じさせる１つの構成要素を
介して接続されており、第１の回路区間（Ｐ１）の出力
端（Ａ１１）が第１の信号線（Ｌ１）と、また第２の回
路区間（Ｎ１）の出力端（Ａ２１）が第２の信号線（Ｌ
２）と後続の回路段への接続のために接続されており、
また回路段出力端が後続の回路段の１つの当該の回路段
入力端と、第１の信号線（Ｌ１）が回路段入力端に対応
付けられているＮＭＯＳ電界効果トランジスタ（ＴＮ）
のゲート電極に、また第２の信号線（Ｌ２）が回路段入
力端に対応付けられているＰＭＯＳ電界効果トランジス
タ（ＴＰ）のゲート電極に接続されているように接続さ
れていることを特徴とするディジタル回路。 ３）第１または第２の信号線（Ｌ１；Ｌ２）がＰＭＯＳ
電界効果トランジスタのゲート電極またはＮＭＯＳ電界
効果トランジスタのゲート電極への選択的な接続のため
に各１つの遮断可能な導体片を介して両ゲート電極と接
続されていることを特徴とする請求項１または２記載の
ディジタル回路。 ４）電圧差を生じさせる構成要素が抵抗であることを特
徴とする請求項１ないし３の１つに記載のディジタル回
路。 ５）電圧差を生じさせる構成要素が流れ方向の極性のダ
イオードであることを特徴とする請求項１ないし３の１
つに記載のディジタル回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3939637.1 | 1989-11-30 | ||
| DE3939637 | 1989-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03186015A true JPH03186015A (ja) | 1991-08-14 |
Family
ID=6394522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325136A Pending JPH03186015A (ja) | 1989-11-30 | 1990-11-27 | テイジタル回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0430187A3 (ja) |
| JP (1) | JPH03186015A (ja) |
| IE (1) | IE904306A1 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4124899A (en) * | 1977-05-23 | 1978-11-07 | Monolithic Memories, Inc. | Programmable array logic circuit |
| JPS6010920A (ja) * | 1983-06-30 | 1985-01-21 | Mitsubishi Electric Corp | 相補形半導体集積回路 |
| JPS6298825A (ja) * | 1985-10-24 | 1987-05-08 | Seiko Epson Corp | Ｃｍｏｓ集積回路 |
| US4649295A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
-
1990
- 1990-11-27 JP JP2325136A patent/JPH03186015A/ja active Pending
- 1990-11-27 EP EP19900122682 patent/EP0430187A3/de not_active Withdrawn
- 1990-11-29 IE IE430690A patent/IE904306A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| IE904306A1 (en) | 1991-06-05 |
| EP0430187A3 (en) | 1991-06-12 |
| EP0430187A2 (de) | 1991-06-05 |
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