JPH03178161A - Ｍｏｓ半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＭＯＳ半導体集積回路に関し、特にＭＯＳ半
導体集積回路の基板を介するノイズ伝播の低減に関する
ものである。

〔従来の技術〕

第４図は従来のＭＯＳ半導体集積回路の一例であり、半
導体表面のレイアウトを示す平面図である０図中２ａ〜
２Ｃは回路ブロックであり、半導体基板１上に形成され
ている。また第５図は上記回路ブロック２ａ及び２ｂが
隣接している領域の断面構造であり、ここでは第４図の
Ａ−Ｂ線断面部分を示している。

一般的なＭＯＳ半導体の断面構造は、例えばＰ。

Ｒ，グレイ（Ｐ、ＲｏＧｒａｙ）著「アナリシス　アン
ドデザイン　オブ　アナログ　インチグレーティラド　
サーキツツ」　（“Ａｎａｌｙｓｉｓ　ａｎｄ　Ｄｅｓ
ｉｇｎ　ｏｆ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　
Ｃ１ｒｃｕｉｔｓ”）の２．７節を参照すると良いが、
ここではＣＭＯＳ半導体集積回路の断面構造を示してい
る。また半導体基板１は説明の都合上Ｐ型半導体と仮定
する。

上記半導体基板１の回路ブロック２ａの領域にはｐチャ
ンネルＭＯＳ）ランジスタ３ａとｎチャンネルＭＯＳト
ランジスタ４ａが形成されている。

また上記回路ブロック２ｂの領域にはｐチャンネルＭＯ
Ｓ）ランジスタ３ｂとｎチャンネルＭＯＳトランジスタ
４ｂが形成されている。上記ｐチャンネルＭＯＳ）ラン
ジスタ３ａ、３ｂは各々所定の深さを持つウェル１０ａ
及び１０ｂ内に形威されており、該ウェル１０ａ、１０
ｂはｎ型半導体からなる。

１３はＭＯＳＩ−ランジスタのゲート電極、１１ａ、ｌ
ｌｂはｎ型半導体で形威されたソース／ドレイン領域で
あり、１２ａ、１２ｂはｐ型半導体で形威されたソース
／ドレイン領域である。２０はフィールド酸化膜であり
、上記ソース／ドレイン領域等を分離している。なお、
１５ａ又は１５ｂは各々ウェル１０ａ又は１０ｂと電気
的接続を取るためのウェルコンタクト領域であり、ウェ
ルと同様、ｎ型半導体ではあるが、不純物濃度の濃い半
導体で構成されている。また、１４ａ、１４ｂは基板１
と電気的接続を取るための基板コンタクト領域であり、
基板と同ＰＡｐ型半導体であるが、不純物濃度の濃い半
導体で構成されている。そして上記領域１５ａ、１５ｂ
、ｌｌａ、ｌｌｂは同一工程で同時に、また上記領域１
４ａ、１４ｂ。

１２ａ、１２ｂは同一工程で同時に形威されるのが通常
である。

ＭＯＳ）ランジスタ自身の動作については、例えばグロ
ーブ（Ｇｒｏｖｅ）著「フィジックス　アンドテクノロ
ジ　オブ　セ案コンダクタ−デバイス」　“Ｐｈｙｓｉ
ｃｓ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ　ｏｆ　Ｓｅａ＋
１ｃｏｎｄｕｃｔｏｒＤｅｖｔｃｅｓ”の１１．１Ｍに
詳しく述べられているので、ここでは省略する。

〔発明が解決しようとする課題〕

ところが上述した従来のＭＯＳ半導体集積回路では、電
気的に導通している基板１上に、異なる回路ブロックの
トランジスタが複数形成されているため、回路ブロック
間での干渉を回避することができない、具体的には、例
えば微小信号を取り扱うアナログ回路ブロックと大振幅
を取り扱うデジタル回路ブロックを同一チップ上に集積
した場合、デジタル回路で生ずるノイズがアナログ回路
に影響を及ぼし、アナログ回路の性能劣化を引き起こす
という問題があった。

詳述すれば、従来のＭＯＳ半導体回路においては、第５
図に示すように、異なる回路ブロック２ａ及び２ｂのＭ
ＯＳ）ランジスタ４ａ及び４ｂは電気的に導通している
共通基板１上に形威されている０通常、基板１は基板コ
ンタクト領域１４ａ。

１４ｂあるいは基板裏面を介して定電位に固定され、ソ
ース・ドレインｌｌａ、ｌｌｂの電位はこの基板電位に
対して逆バイアスがかかるように、つまり基板がｐ型の
場合は基板電位よりもソース・ドレインｌｌａ、ｌｌｂ
の電位が高くなるように回路設計がなされる。従って、
ＤＣ動作又はスタティック動作においてはＭＯＳトラン
ジスタ４ａと４ｂとは電気的に分離された状態となる。

しかし、回路動作が高速になった場合、オーバーシュー
ト等でソース・ドレインと基板が順バイアスされること
や、ソース・ドレインと基板間に形威される空乏層容量
を通過するノイズが増加すること等で、基板に注入され
るノイズの量が増加する。さらにある回路ブロックでこ
のようにして基板に注入されたノイ・ズが、回路ブロッ
ク間で基板が電気的に分離されていないことによって他
の回路ブロックに伝達され、これが性能劣化を引き起こ
すという問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、半導体基板上に離散的に形威された異なる機
能ブロック間での信号の干渉を低減することができるＭ
ＯＳ半導体集積回路を得ることを目的としている。

〔課題を解決するための手段〕

この発明に係るＭＯＳ半導体集積回路は、半導体基板上
に該基板とは異なる導電型の半導体層を形威し、該半導
体内に２以上の素子を含む機能ブロックを複数形成した
基本的構造に加え、隣接する機能ブロックの境界部分に
、上記半導体層を電気的に分断する該半導体層表面から
上記半導体基板表面に達する深さを持つ分離領域を設け
たものである。

〔作用〕

この発明においては、半導体基板上の半導体層に２以上
の素子を含む機能ブロックを離散的に形成するとともに
、隣接する機能ブロックの境界部分に上記半導体基板表
面に達する深さを持つ分離領域を設け、上記半導体層を
電気的に分断するようにしたから、上記機能ブロック間
での信号の干渉を低減することができる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図は本発明の実施例によるＭＯＳ半導体集積回路を
説明するための平面図であり、半導体表面のレイアウト
を示している。図において２ａ。

２ｂ、２ｃは回路ブロック（機能ブロック）であり、こ
れらは半導体基板１の表面上に所定の厚さで形成された
半導体基板とは逆の導電型を持つ半導体層１０１上に形
成されている。また１０２及び１０３はそれぞれ上記回
路ブロック２ａ、２ｂ間や回路ブロック２ａ、２Ｃ間に
形成され、半導体層１０１表面から半導体基板１表面に
達する深さを有する分離用半導体層又はトレンチ（分離
類Ｊ！りであり、第１図の斜線部で示すように回路ブロ
ックの境界の一部又は全てに沿ってレイアウトされてい
る。

第２図は本発明の第１の実施例である上記半導体１１１
０１の分離領域として、分離用半導体層ｌＯ２を用いた
半導体集積回路の断面構造図であり、第１図のＡ−Ｂ線
断面を示している。

図中、１０１は半導体基板ｌの上に設けられた半導体層
であり、該半導体基板１とは逆の導電型を持つ半導体か
ら構成されている。ここでは、説明の都合上該半導体基
板１をｎ型半導体基板とし、半導体層１０１をｐ型半導
体層とする。従って、ｐ型半導体層１０１上に形成され
るｐチャンネルＭＯＳ）ランジスタ３ａ、３ｂ、ｎチャ
ンネルＭＯＳ）ランジスタ４ａ、４ｂ、ウェルコンタク
ト１５ａ、１５ｂ、基板コンタクト１４ａ、１４ｂ等の
構造は従来例で述べた構造と同様であり、ここではそれ
らの説明を省略する。

そして１０２は上記半導体層１０１を電気的に分断する
分離用半導体であり、該半導体７１１０１を突き抜け、
上記半導体基板１に達する深さを有している。またこの
分離用半導体１０２は、上記半導体基板１と同一導電型
、上記半導体Ｊｉ１０１と異なる導電型を持つ半導体か
ら構成されており、この例ではｎ型半導体である。

次に動作について説明する。

上記半導体基板１と半導体１１１０１は動作時において
は逆バイアスがかけられる０例えば、回路ブロック２ａ
直下の半導体層１０１には、基板コンタクト１４ａを介
して、また回路ブロック２ｂ直下の半導体層１０１には
基板コンタクト１４ｂを介して、それぞれ接地電位（例
えばＯＶ）が印加されるとともに、上記半導体基板１に
は裏面側から電源電位（例えば＋５Ｖ）が印加される。

この時、分離用半導体層１０１は上記半導体基板１と同
一導電型であるので、該基板に印加された電位と同電位
となる。従って、上記半導体基板１及び分離用半導体１
０２からなる領域と、上記回路ブロック２ａ直下の半導
体層１０１．及び回路ブロック２ｂの直下の半導体層１
０１とは互いに電気的に分離されることとなる。これに
より上記回路ブロック２ａと２ｂ間のノイズ伝播が回避
できる。また上記回路ブロック２ａ、２Ｃ間も該機能ブ
ロック２ａ、２ｂ間と同様、上記分離用半導体層１０１
により電気的に分離される。

このように本実施例では、ｎ型半導体基板ｌ上のｐ型半
導体層１０１に回路ブロック２ａ、２ｂ。

２ｃを離散的に形成するとともに、隣接する回路ブロッ
ク２ａ、２ｂ間及び回路ブロック２ａ、２０間に分離用
ｎ型半導体層１０１を形成したので、上記隣接する回路
ブロック間での信号の干渉を低減することができる。

すなわち、第１図に示すように回路ブロック２ａ、及び
２ｂ間の境界部分には、境界のすべてに分離用半導体１
０２を配設しているため、各々の回路ブロック直下の半
導体層１０１を完全に分離することができる。また、回
路ブロック２ａと２Ｃの境界部分では、境界の一部に分
離用半導体１０２を配設しており、ここでは、各々の回
路ブロック直下の半導体層１０１は完全に分離されない
が、ノイズの伝播領域が狭くなり、この場合もノイズの
低減効果がある。

なお、この実施例では、半導体基板１の電位を該基板の
裏面側から印加する場合を例に上げたが、これは第２図
において分離用半導体１０２の上部のフィールド酸化膜
２０を開孔し、開孔部に所定の電位を印加することによ
り、分離用半導体１０２を介して基板１に電位を印加す
る構造としても良い。

また上記実施例ではｐ型半導体Ｊｉ１０１を電気的に分
断する分離領域としてｎ型半導体層を用いたが、これは
上記ｐ型半導体ＪｉｉｌＯ１に半導体基板に達するよう
形成した溝であってもよい。

第３図は、このような構成の本発明の第２の実施例を説
明するための断面図であり、第２図と同様第１図のＡ−
Ｂ線断面部分を示している。

ここでは、上記実施例の分離用半導体１０２に代わり、
回路ブロック２ａ、２ｂ及び回路ブロック２ａ、２ｃの
境界に上記半導体基板１まで達する溝（トレンチ）１０
３を設け、また上記トレンチ１０３内は絶縁物質で埋め
、その上にフィールド酸化膜２０を形成した構造として
いる。その他の構成は上記実施例と同一である。

また動作においては、第１の実施例と同様、半導体基板
１と半導体ＪｌｉｌＯ１は逆バイアスがかけられる。こ
れにより、上記半導体基板ｌと回路ブロック２ａの直下
の半導体層１０１１回路ブ回路ブロック直下の半導体層
１０１とは互いに電気的に分離され、また上記回路ブロ
ック２ａ、２ｂ直下の半導体層相互間は上記トレンチ１
０３によって電気的に分断される。これにより回路ブロ
ック２ａと２ｂ間の基板を介したノイズの伝播が回避で
きる。

このように本発明の第２の実施例においても、回路ブロ
ック２ａ、２ｂ及び回路ブロック２ａ。

２ｃの境界に設けたトレンチ１０３により、上記隣接す
る各ブロック間を電気的に分断することができる。

なお、上記の各実施例では、半導体基板をｎ型半導体と
したが、これはｐ型半導体であってもよく、この場合に
は上記に述べた各部の導電型を全く逆にすれば良い、ま
た、ＭＯＳ半導体集積回路としてＣＭＯＳ構造のもの例
に上げたが、これはＰＭＯＳ又はＮＭＯＳ構造の半導体
集積回路でもよく、この場合も上記各実施例と同様の効
果が得られる。

また上記各実施例では、分離領域として分離用半導体層
あるいはトレンチのいずれか一方のみを用いている場合
を示したが、これを混在させてもよい。

〔発明の効果〕

以上のように、この発明によれば、半導体基板上に該基
板とは異なる導電型の半導体層を形成し、該半導体内に
２以上の素子を含む機能ブロックを複数形成した基本的
構造に加え、隣接する機能プロ・ンクの境界部分に、上
記半導体層を電気的に分断する該半導体層表面から上記
半導体基板表面に達する深さを持つ分離領域を設けたの
で、半導体基板上にＭ数的に形成された異なる機能ブロ
ック間での信号の干渉を低減することができ、これによ
り上記機能ブロック間のノイズ伝播を抑えることができ
る効果がある。

【図面の簡単な説明】

第１図はこの発明の第１．及び第２実施例によるＭＯＳ
半導体集積回路を説明するための平面図、第２図は発明
の第１の実施例によるＭＯＳ半導体集積回路の断面構造
を示す第１図のＡ−Ｂ線断面図、第３図は本発明の第２
の実施例によるＭＯＳ半導体集積回路の断面構造を示す
図、第４図は従来のＭＯＳ半導体集積回路の平面図、第
５図は従来のＭＯＳ半導体集積回路の断面構造を示す第
４図のＡ−Ｂ線断面図である。 ｌは半導体基板、１０１は半導体層、２ａ、２ｂ、２ｃ
は回路ブロック（機能ブロック〉、１０２は分離用半導
体層（分離領域）、１０３はトレンチ（分離領域）であ
る。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に該半導体基板と異なる導電型の半
   導体層を形成し、該半導体層に２以上の素子からなる機
   能ブロックを複数形成してなるＭＯＳ半導体集積回路に
   おいて、 隣接する機能ブロックの境界部分に、上記半導体層を電
   気的に分断する該半導体層表面から上記半導体基板表面
   に達する深さを有する分離領域を設けたことを特徴とす
   るＭＯＳ半導体集積回路。