JPS62291938A - モノリシツク集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、第１接続点と第２接続点の間に少くとも２
つの互に平行する回路分枝が設けられ、それぞれの分枝
には１つ又はそれ以上の第１電界効果トランジスタが含
まれるモノリシック集積回路に関するものである。

［従来の技術］ この種の回路は例えば論理回路のゲートとしての機能の
実現を可能にするものであるが、平行回路分枝の１つに
生じた断線故障が通常の自動故障検出法によっては検知
困難であるという難点がある。この方法は対象回路の入
力端に一連の試験ビットパターンを導き、その中の少く
とも１つは特定の回路故障の検知に適したもの、皿ち無
故障時に予期される出力側のビットパターンから少くと
も１つのビットが変異しているものとすることを原理と
するものである。

しかし特定の平行回路分枝の断線故障の検知には回路の
入力端にこの故障に個別に割当てられた試験ビットパタ
ーンを導くだけでは十分でなく、予め回路に開始ビット
パターンを導いてこの故障に割当てられた準備完了状態
に移しておくことが必要である。

個別割当てビットパターンから外れた試験ビットパター
ンを加えるとき準備完了状態を再び解消できるから、平
行分枝に対して個別に断線故障の存在が調べられるよう
にするためには、常に開始ビットパターンと直接それに
続く割当てビットパターンの全系列を回路の入力端に加
えなければならない。

このような回路中の断線故障は主としてフィールド酸化
膜の縁端での導体路の切断、電界効果トランジスタの接
続区域と接続導線の間の不完全な接触および回路製作中
の不純物粒子の沈積によるものである０回路構造の微細
化が進むにつれてこの問題は次第に重要さを増してくる
。

〔発明が解決しようとする問題点〕

この発明の目的は、冒頭に挙げた回路において電界効果
トランジスタの接続線に生じた断線故障を従来よりも著
しく簡単にチェックできるようにすることである。

（問題点を解決するための手段］ この目的は特許請求の範囲第１項に特徴として挙げた構
成とすることによって達成される。

〔発明の効果〕

この発明によって達成される主な利点は、試験検査の点
で特にクリティカルな平行回路分枝の断線故障に導きか
ねない無用の危険原因が、少くとも２つの平行分枝の電
界効果トランジスタの接続区域を包含する閉じたストラ
イプ形接Ｖｔ領域を使用することによって完全に避けら
れることである。

ストライプ形接続領域の外部に１発生する断線故障は自
動故障検出法によって比較的簡単に見出すことができる
から、この種の回路の検査可能性は著しく改善されたこ
とになる。

特許請求の範囲第２項乃至第５項にはこの発明′　の有
利な実施態様とその展開が示されている。

〔実施例〕

図面に示した実施例についてこの発明を更に詳細に説明
する。

第２図に示した相補型構成の公知のＮＡＮＤゲート回路
には互に平行する２つの回路分枝ｌと２があり、それぞ
れ第１接続点３と第２接続点４に結ばれている。分枝１
はｐチャネル電界効果トランジスタＴＩのソース・ドレ
ン区間を含む。このトランジスタのゲート接続部は第１
入力端Ｅ１に結ばれる。同様に分枝２はｐチャネル電界
効果トランジスタＴ２のソース・ドレン区間を含み、こ
のトランジスタのゲート接続部は第２入力端Ｅ２に結ば
れる。接続点３には接１端３′を通して給電電圧Ｖつ。

が加えられる。別の回路分枝５は２つのｎチャネル電界
トランジスタＴ３．Ｔ４の直列接続されたソース・ドレ
ン区間を含み、接続点４を基準電位ＶＳＳに置かれる接
ｔｆｔ＃＋６に結ぶ。トランジスタＴ３のゲート接続端
は入力端Ｅ１に、Ｔ４のゲート接続端は入力端Ｅ２に結
ばれる０回路出力＠ＡはトランジスタＴ３の上側で回路
分枝５に結ばれる。

第２図のＮＡＮＤ機能を果すモノリシック集積回路のこ
の発明による構成を第１図に示す。ｐ型にドープされた
シリコン半導体基板７にｎ導電型の皿形領域８が形成さ
れる。この領域は第１図に示されている基板７の表面ま
で拡がり、横方向には点破線８で区画されている。この
皿形領域８にｐ導電型の閉結ストライブ形接続区域９が
設けられ、この区域に両トランジスタＴ１とＴ２のソー
ス領域とドレン領域が含まれる。多結晶シリコンのスト
ライプ１０．１１は図に示されていない絶縁層によって
半導体基板７の表面から分離され、トランジスタＴ１と
Ｔ２のゲート電極とその接続線を構成する。第１図にお
いてストライプ１０の水平部分に直接接する接続区域９
の部分１２と１３はトランジスタＴ１のソース領域とド
レン領域を構成する０部分１２と１３の間にはストライ
プ１０の一区分で覆われたｎ型ドープの皿形領域８の部
分区域１４がトランジスタＴ１のチャネル領域を形成し
ている。このストライプ１０の被覆区分はゲート電極と
なっている。ストライプ１０には接触孔１５の区域で例
えばアルミニウムの被覆層１６が接触する。この被覆層
は破線で示され、入力端Ｅ１に対応する接続端に結ばれ
る。

同様にトランジスタＴ２はストライプ９の部分領域１７
と１８、その間にあるｎ導電型チャネル領域１９および
それを覆うストライプ１１の区分から構成される。スト
ライプ１１には接触孔２０の区域で例えばアルミニウム
の導電被覆２１が接触し、この被覆は入力＠Ｅ２に対応
す、る接続端に結ばれる。

ｎ導電型チャネル領域１４と１９を無視すればトランジ
スタＴ１とＴ２のソース領域とドレン領域を含むストラ
イプ形接続領域９は１つの閉じた領域を形成する。領域
９のｆＪ、ｌ突出部２２には接触孔２３の区域で導電被
覆２４が接触し、この被覆の端子３′に電圧■。が加え
られる。領域９の第２突出部２５には接触孔２６の区域
で出力端Ａに対応する接続端を備える導電被覆２７が接
触する。被覆２７は、接触孔２日の区域で半導体基板７
に作られストライプＩＯの突出部１０ａで覆われた基板
部分領域３０まで拡がるｎ導電型領域２９ａに接触する
。部分領域３０とストライプ１１で覆われた基板部分領
域３１の間には領域２９ａの延長として別のｎ型領域２
９ｂが作られている。

最後に３１の下では第３のｎ型領域２９ｃが基板７に作
られ、接触孔３２の内部で導電被覆３３に接触する。こ
の被覆には地電位ＶＳＳに置かれる接続端６が設けられ
ている。この基板７の部分領域３０はトランジスタＴ３
のチャネル領域となり、ｔｌ域２９ａと２９ｂはそのド
レン領域とソース領域になる。突出部１０ａは所属接続
導線を含めてトランジスタＴ３のゲート電極となる。基
板の部分領域３１はトランジスタＴ４のチャネル領域を
形成し、部分右頁域２９ｂと２９ｃはそのドレン領域と
ソース領域を形成する。ストライプ１１は所属接続線と
共にトランジスタＴ４のゲート電極を形成する。部分２
５乃至３３は第２図に示したトランジスタＴ３とＴ４を
含む回路分枝５を構成する。

導電被覆層１６，２１．２４．２７および３３は例えば
アルミニウムから成り、電気絶縁性の中間１１によって
多結晶シリコンのストライプ１０゜１１から分離されて
いる。接触孔１５と２０はこの絶縁中間層にあけられ、
接触孔２３，２６．２８および３２はこの中間層とその
下の電気絶りｔ層にあけられている。

接ＶＥ導線の断線は拡散又はイオン注入によって作られ
た閉結ストライブ形接続領域９内部の各トランジスタの
ソース開城、ドレン領域に導く接続導線においてはほと
んど生じないものであるから、この種の故障は実際上接
続頭載９の外にある分枝、即ち接続領域９とゲート回路
出力端Ａの間又は９と５の間又はＡと６の間を結ぶ分枝
だけに生ずる。

しかしこれらの回路部分に生じた断線故障は平行分枝ｌ
と２（第２図）の総てのトランジスタに対して同様に作
用するものであるから、自動故障検出法によって簡単に
捕捉できる。

第３図に３つの入力端Ｅｌ乃至Ｅ３と１つの出力端Ａを
もつ相補型のＡＮＤ／ＮＯＲゲート回路を示す。入力端
の中Ｅ１とＥ２はｐチャネル電界効果トランジスタＴ５
とＴ６のゲート接続端に結ばれる。これらのトランジス
タのソース・ドレン区間は回路接続点３６と３７を連結
する平行分枝３４又は３５内に置かれる。接続点３６は
給電電圧■。、が印加される接続端に結ばれる。接続端
３７にはｐチャネル電界効果トランジスタＴ７のソース
・ドレン区間を含む別の回路分枝３８が接続される。ト
ランジスタＴ７のゲートは入力端Ｅ３を通して制御され
る。トランジスタＴ７を通して一方では出力＠Ａに導か
れ、他方では平行回路分枝３９と４０から成り接続点４
１と４２の間に接続された部分回路に導かれる。接続点
４２は基準電位ｖｉｓに置かれる接続端に結ばれる。回
路分枝３９は直列接続された２つのｎチャネルトランジ
スタＴ８とＴ９のソース・ドレン区間を含み、回路分枝
４０はｎチャネルトランジスタＴＩＯのソース・ドレン
区間を含む、トランジスタＴ８．Ｔ９およびＴＩＯのゲ
ート端子はそれぞれ入力端Ｅ１、Ｅ２およびＥ３に接続
されている。

第３図の回路のゲート機能を実現するこの発明による半
導体回路を第４図に示す。ここでもｐ型の半導体板４３
を出発材料とし、この基板にｎ導電型の皿形領域４４が
作られる。平行回路分枝３４と３５中に置かれる電界効
果トランジスタＴ５とＴ６の接ａ領域はｐ導電型の接続
領域４５にまとめられている。この領域は多結晶材料の
ストライプ４８と４９の下でｎ導電型区域４６と４７に
よって分断されているが、その他の部分では閉結されて
いる０区域４６と４７はトランジスタＴ５とＴ６のチャ
ネル領域を形成し、絶縁層によって半導体基板４３の図
に現わされている表面から分離されているストライプ４
８と４９は、その区域４６と４７の上にある区間がこれ
らのトランジスタのゲート電極を形成する。これらの部
分は既に第１図について記載した通り入力端Ｅ１．Ｅ２
に結ばれる。接続領域４５は突出端５０と導電被覆５１
を通して接続端５２に結ばれ、この接続端に給電電圧ｖ
ａｎが加えら４る。第２の突出端５３はそれに接触する
導電被覆５４を通してｐ導電型領域５５ａに結ばれる。

この領域はｎ型皿形領域４４内に作られ、多結晶シリコ
ンのストライプ５６の縁端まで拡がる。ストライプ５６
は絶縁層によって半導体基板４３の図示表面から分離さ
れている。別のｐ導電型令頁域５５ｂはこの領域と領域
５５ａの間にある皿形領域４４の部分がストライプ５６
の一部で覆われるように皿形領域４４内に形成される０
部分５５ａ、５５ｂおよび５６がトランジスタＴ７の接
続区域とゲートを構成する。その中ストライプ５６は導
電被覆５７を通して入力端Ｅ３に接続されている。

接続領域５５ｂからは導電被覆５８を通してゲート回路
出力端Ａと半導体基板内に作られたｎ導電型閉結半導体
領域６０の突出端５９に達する。

この半導体領域は第３図の平行分枝３９と４０内に置か
れたトランジスタＴ８乃至ＴＩＯの接続領域を統合した
ものである。トランジスタＴ８のゲート電極はストライ
プ４８の分枝４８ａの一区分から成り、トランジスタＴ
９のゲート電極はストライプ４９の分枝４９ａの一区分
から成り、トランジスタＴＩＯのゲート電極はストライ
プ５６の延長部分の一区分から成る。接続領域６０の突
出部６１は導電被覆６２を通して基準電位に置かれる接
続端６３に結ばれる。第４図に示すように接統領域６０
は接続領域４６と異り第３図の平行分枝３４と３５に設
けられた２つの電界効果トランジスタの接ｖｔ領域だけ
ではなく、トランジスタＴ８、Ｔ９およびＴＩＯの接続
領域をも含む。これらのトランジスタの中Ｔ８とＴ９は
平行回路分枝３９内に直列に接続されている。

第４図の回路の場合電界効果トランジスタのソース領域
とドレン領域に導（接続線の断線故障は、実際に接Ｖｔ
　９ｉ域４５と６０の間の結合とこの接続領域と接続端
５２．６３およびＡの間の結合に限定され、この種の故
障は平行回路分枝３４，３５゜３９および４０内の総て
のトランジスタに対して同様に作用するから、入力端に
加えられたテストビットパターンによる比較的簡単な故
障検出が可能である。

第５図は互に平行する３木の回路分枝を備えるこの発明
の実施例を示す、各分枝にはそれぞれ１つの電界効果ト
ランジスタＴｌｌ、Ｔ１２又はＴ１３が含まれる。この
場合半導体基板は、ｐ型でその内部にｎ導電型の皿形領
域６４がｐ型の接続領域６５を含んで形成されている。

トランジスタＴｌｌとＴ１３の皿形領域の一部分から成
るチャネル領域６６．６７を除いて接触領域６５はそれ
自身で閉結されている。両平行分枝が結びつけている接
続点は例えば接触孔６８．６９の区域内に形成された接
触部とすることができるもので、導電被覆７０と７１に
対する結合を形成する。被覆７０は接続端７２を備えこ
れに給電電圧が加えられるのに対して、被覆７１は回路
の出力端に対応する接続端Ａを備えている。被覆７１は
更に図面に示されていない回路部分を通して基準電位に
置かれる接続端７３に結ばれる。トランジスタＴ１１と
Ｔ１３のゲート電極は多結晶シリコンのストライプ７４
と７５で形成され、導電被覆７６と７７を通して回路の
入力端Ｅ１とＥ２に結ばれる。

接続点６８と６９を連結し、電界効果トランジスタＴ１
２を含む第３の平行分枝は、接続点６８と６９の区域に
置かれた接続領域６５の２つの部分領域を結びつけてい
るｐ導電型結合領域７８によって構成される。この結合
領域は皿形領域６４の多結晶シリコンのストライプ８０
で覆われた部分領域７９から成るトランジスタＴＩ２の
チャネル領域によって分断されている。部分領域７９に
接する結合領域部分はトランジスタＴ１２のソースとド
レンになり、部分領域７９を覆うストライプ８０の区間
がそのゲート電極となる。ストライプ８０は導電被覆８
１を通して回路入力端Ｅ３に結ばれる。

第６図の実施例は、自己閉結形接続領域６５の別の２つ
の部分領域を結びつける第４の結合領域８２を備える点
で第５図のものと異なっている。

この結合領域８２は皿形領域６４のｎ導電型の部分領域
８３によって分断される。この部分領域８３は多結晶シ
リコンのストライプ８４の一部によって覆われている。

部分領域８３に続く結合領域８２の部分はトランジスタ
Ｔ１４のソースとドレンとなり、部分右頁域８３を覆う
部分はそのゲートとなる。ストライプ８４は導電被覆８
５を通して回路の第４入力端Ｅ４に結ばれる。

【図面の簡単な説明】

第１図は２つの入力端をもつこの発明のＮＡＮＤゲート
回路の平面図、第２図は２つの入力端をもつ公知のＮ　
Ａ　Ｎ　Ｄゲート回路の原理的接続図、第３図は３つの
入力端をもつ公知のＡＮＤ／Ｎ。 Ｒゲート回路の原理的接続図、第４図は第３図のものに
対応するこの発明によるＡＮＤ／ＮＯＲゲート回路の平
面図であり、第５図は３木の平行回路分枝を備えるこの
発明の実施例を示し、第６図は４木の平行回路分枝を備
えるこの発明の実施例を示す。 第１図において、Ｔ１乃至Ｔ４・・・電界効果トランジ
スタ、ＥｌとＥ２・・・入力端、Ａ・・・出力端、９・
・・接Ｆｒｔ領域。 ＦＩＧ　　２ ＦＩＧ　１

Claims (1)

1. 【特許請求の範囲】 １）第１と第２の接続点（３，４）の間に少くとも２つ
   の互に平行する回路分枝（１，２）があり、これらの分
   枝がそれぞれ１つ又はそれ以上の第１電界効果トランジ
   スタ（Ｔ１，Ｔ２）を含んでいるモノリシック集積回路
   において、平行回路分枝（１，２）に含まれる２つの第
   １電界効果トランジスタ（Ｔ１，Ｔ２）がそれらのチャ
   ネル領域（１４，１９）だけによって分断され、それ以
   外の部分では閉じたストライプ形接続領域（９）を形成
   することを特徴とするモノリシック集積回路。 ２））第１と第２の接続点（６８，６９）の間に設けら
   れた別の平行回路分枝の第１電界効果トランジスタ（Ｔ
   １２）の接続領域がこの第１電界効果トランジスタのチ
   ャネル領域（７９）だけによって分断された結合領域（
   ７８）を形成し、この領域がストライプ形接続領域（６
   ５）の２つの部分領域を連結することを特徴とする特許
   請求の範囲第１項記載のモノリシック集積回路。 ３）１つのゲート回路として構成され、平行回路分枝（
   １，２）が第１接続点（３）又は第２接続点（４）を通
   して１つ又はそれ以上の第２電界効果トランジスタ（Ｔ
   ３，Ｔ４）を含む別の回路分枝（５）に結ばれているこ
   とを特徴とする特許請求の範囲第１項又は第２項記載の
   モノリシック集積回路。 ４）１つのＣＭＯＳ回路として構成され、別の回路分枝
   は第１導電型の半導体（７）に設けられ、平行回路分枝
   はこの半導体内に形成された第１導電型に対して逆型の
   第２導電型皿形領域（８）に置かれていることを特徴と
   する特許請求の範囲第３項記載のモノリシック集積回路
   。 ５）１つのＣＭＯＳゲート回路として構成され、平行回
   路分枝は第１導電型の半導体内に設けられ、別の回路分
   枝はこの半導体内に形成された第１導電型に対して逆型
   の第２導電型皿形領域内に置かれていることを特徴とす
   る特許請求の範囲第３項記載のモノリシック集積回路。