JPH03174734A - ヘテロ接合バイポーラトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、エミッタ・ベース接合にヘテロ接合を用いた
バイポーラトランジスタに関する。

〔発明の技術的背景とその問題点〕

従来のバイポーラトランジスタは、工旦ツタ。

ベースおよびコレクタの各層に同一半導体材料を用いた
ｎｐｎ又はｐｎｐ構造となっている。この場合、工５ツ
タ接合、コレクタ接合共にホモ接合である。

最近、工５ツタ接合、コレクタ層側の一方又は両方をヘ
テロ接合としたバイポーラ１−ランジスタが注目され、
研究開発の対象となりつつある。ヘテロ接合バイポーラ
トランジスタのひとつの利点は、エミッタ層をベース層
よりバンドギャップの広い半導体材料で構成することに
より、エミッタ注入効率を高めることができることにあ
る。工ごツタ層とベース層のバンドギャップの差により
、エミッタ接合に順方向バイアスしたときにエミッタか
らベースへのキャリア注入が容易におこるのに対し、ベ
ースからエミッタへのキャリア注入が抑制されるからで
ある。従って通常のホモ接合バイポーラトランジスタに
比べて高い電流利得を得ることができる。

このようなヘテロ接合バイポーラトランジスタは、その
基本概念は古くから知られており、最近においてもいく
つかの発表例がある。エミッタ接合にヘテロ接合を用い
た場合の従来の基本構造を示すと第１図の如くである。

図はＧａＡｓ−ＧａＡ　ｊ２　Ａｓ系を用いた例で、ｎ
・型ＧａＡｓ基板１を用い、この上にｎ型ＧａＡｓコレ
クタ層２、ｐ型ＧａＡｓベース層３、ｎ型Ｇａｐ−、Ａ
　Ｉ！、ＸＡｓエミッタ層４を順次積層した構造となっ
ている。５はコレクタ電極、６はベース電極、７はエミ
ッタ電極である。エミッタ層４は、エミッタ電極７側を
高不純物濃度（ｎ゛）の第一エミッタ層４．により構成
し、ベース層３側をこれより低不純物濃度（ｎ−）の第
二エミッタ層４□により構成している。従来発表されて
いる多くのものは、第二二ごツタ層４□に十分な厚みを
持たせている点で共通している。このように、エミッタ
層を高不純物濃度層と低不純物濃度の二層構造とし、か
つ低不純物濃度の第二エミッタ層の厚みを十分大きくす
る理由は、エミッタ接合容量ＣＪ！を小さくしてスイッ
チング速度の向上を図るためであるとされている（例え
ば、Ｈ，Ｋｒｏｅｍｅｒ　。

ｌ１Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ　Ｂｉｐｏｌａｒ
　Ｔｒａｎｓｉｓｔｏｒｓ　ａｎｄＩｔｅｇｒａｔｅｄ
　Ｃ１ｒｃｕｉｔｓ”　、　Ｐｒｏｃ、　ＩＥＥＥ、　
Ｖｏｌ、　７０゜Ｎｏ、　１　、　ｐｐ、　１３−２５
　、　Ｊａｎｕａｒｙ　１９８２）。事実、不純物濃度
が接合面を境として大幅に異なる片側階段接合において
、低不純物濃度層の厚みが十分大きい場合、その接合容
量ＣＪＥが低不純物濃度層の不純物濃度ＮＥを用いて ＣＪ！　ＱＣＮＥ”” と表わされることは周知のとおりである。

ここで以下の議論を明確にするため、トランジスタのス
イッチング速度という概念を明確にしておく。一般にト
ランジスタのスイッチング動作にはターンオンとターン
オフとがあり、ターンオン時間ｔ。７とターンオフ時間
ｔ。１１を平均した伝播遅延時間ｔｐｄをスイッチング
速度の基準とする。

ターンオン時間ｔ。、、は出力電流が０％から５０％ま
で立上る時間、ターンオフ時間Ｌ　ｏｔｔは出力電流が
１００％から５０％まで降下する時間とする。

以上の関係を第２図に示す。

本発明者らはこの程、第１図に示すようなヘテロ接合バ
イポーラトランジスタについて、各層の厚み、不純物濃
度とスイッチング速度の関係を数値解析モデルにより詳
細に検討したく例えば、倉出、「バイポーラトランジス
タの動作理論」昭和５５年近代科学社、Ｍ、Ｋｕｒａｔ
ａ、　”　ＮｕｍｅｒｉｃａｌＡｎａｌｙｓｉｓ　ｆｏ
ｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ”、
１９８２゜Ｌｅｘｉｎｇｔｏｎ　Ｂｏｏｌｔｓ　Ｄ、Ｃ
，Ｈｅａｔｈ　ａｎｄ　Ｃｏｍｐａｎｙ、等）。

その結果、従来説とは相反する結論が得られた。

即ち数値解析モデルによれば、従来例のように低不純物
濃度の厚い第二エミッタ層をもつトランジスタ（以下タ
イプＡと呼ぶ）のスイッチング速度は、このような第二
エミッタ層をもたずエミッタが高不純物濃度層−層のみ
からなるトランジスタ（以下タイプＢと呼ぶ）のそれに
比べて大幅に劣っている。その解析結果を第１表に示す
。

この数値解析に与えた条件は、第３図の回路において、
コレクタ電源Ｅ。＝２（Ｖ）、負荷抵抗Ｒ，−２００（
Ω〕、トランジスタＱをオフにする入力信号電圧Ｖ。ｒ
ｅ　”＝０．５　（Ｖ）　、オンにする人力信号電圧Ｖ
。７は表に示す値である。またタイプＡでは、第二工旦
ツタ層が不純物濃度ＮＥ＝３ＸＩ０１６ｃｍ−’　　、
その厚みｗ＝１μｍである。

第１表のＪ。＋ＪＣはそれぞれ工業ツタ、コレクタの電
流密度である。

このように従来の常識と相反する結果となった理由は次
のとおりである。一般にバイポーラトランジスタを高速
でスイッチング動作させるには、エミッタ、コレクタ各
電流密度を１０３〜１０’Ａ　／　ｃｍ　２ないしこれ
以上の値に設定する必要がある。このことはバイポーラ
論理集積回路の実例や数値解析モデルを用いた解析結果
から明らかである。タイプＡのように低不純物濃度の厚
い第二エミッタ層をもつ場合、タイプＢに比べてエミッ
タからベースへのキャリア供給能力が低いため、所定の
エミッタおよびコレクタ電流密度を得るためには、エミ
ッタ・ベース間接合に深い順方向バイアス電圧を印加し
なければならない。このような動作条件では、上記の厚
い第二二くツタ層およびコレクタ層に過剰キャリアが蓄
積され、ターンオフ時間が増大して伝播遅延時間が増大
する結果となるのである。

以上の結果を要約すれば、エミッタ接合容量ＣＪＥはタ
イプＡの方がタイプＢより小さいにも拘らず、スイッチ
ング速度はタイプＢの方が優れているということである
。これは、トランジスタのスイッチング速度を決める要
因として、エミッタ接合容量Ｃ５）：だけでなく、全エ
ミッタ容量Ｃ１＝ＣＪＥ　＋　Ｃｏｇを考慮しなければ
ならないことを意味する。ＣＩＩＥは過剰キャリア蓄積
量によって決まるエミッタ拡散容量として知られている
ものである。

そして従来のへテロ接合バイポーラトランジスタでは、
低不純物濃度の厚い工旦ツタ第二層を設けているために
ＣＤＩがＣＪＥに比べてはるかに大きく、ＣＪＥを小さ
くしたことによるスイッチング速度への影響がＣＤＥの
それにかくれて全く観測されないのである。

以上により、スイッチング速度の点ではタイプＡよりも
タイプＢを採用した方が有利であることが明らかとなっ
た。ところが、タイプＢは高不純物濃度のエミッタ層が
直接ベース層と接合を形成しているため、工ごツタ接合
の降服電圧が非常に低いという難点がある。通常のｐｎ
接合での降服の主要因はアバランシェ現象であるが、ア
バランシェ現象を回避できたとしてもトンネル効果によ
る降服がある。特にヘテロ接合の場合、トンネル効果に
基づく電流はキャリアのバンド間直接遷移により決まる
成分に加えて、ヘテロ接合界面に多数存在する界面準位
により支配される成分が多い。

このため実際のトンネル電流は単純な理論値よりはるか
に大きくなることが珍らしくなく、エミッタ接合耐圧が
非常に小さいものとなってしまう。

〔発明の目的〕

本発明は以上の考察に基づいてなされたもので、スイッ
チング速度と耐圧に関して最適設計基準を与えたヘテロ
接合バイポーラトランジスタを提供０ することを目的とする。

〔発明の概要〕

本発明に係るトランジスタは、高不純物濃度のエミッタ
層をベース層よりバンドギャップの広い半導体材料によ
り構成することを基本とし、かつベース層を、工旦ツタ
側にある低不純物濃度の第一ベース層とコレクタ側にあ
る第一ベース層より高不純物濃度の第二ベース層とから
構成する。そして以上の構造において、第一ベース層の
不純物濃度ＮＢとその厚みＷとの関係を、印加電圧ゼロ
の状態でのエミッタ・ベース接合部の最大電界が許容最
大電界を越えない範囲で、スイッチング速度を十分高速
にする条件として、 を満たすように設定したことを特徴とする。（１）式に
おいて、ｑは電子電荷絶対値（＝　１．６　Ｘ　１０−
１９クーロン）、ε。は真空の誘電率（＝８．８６Ｘ１
０−１フアラツド／　ｃ＋ｎ　）、ε９は第一ベース層
の比誘電率、Ｖｂｉはエミッタ層と第一ベース層が１ 形成するヘテロ接合のビルトインポテンシャルである。

このような設計基準を与えた理由を次に説明する。エミ
ッタ・ベース間のへテロ接合に印加される電圧がゼロの
とき接合両端に生ずる内部電位差はｖｂｉである。この
電位差によりヘテロ接合部に生じる電界分布は第４図の
ようになる。第４図（ａ）は低不純物濃度の第一ベース
層の厚みＷが十分大の場合、同図但）は同第−ベース層
の厚みＷが内部電位差により伸びる空乏層の厚みＷｄ、
、ｐと等しい場合、同図（Ｃ）はＷがｗ　ｄａｐより小
さい場合である。

いま、エミッタ層の不純物濃度ＮＥより第一ベース層の
不純物濃度Ｎ１１がはるかに低いものとすると、周知の
理論により第４図（ａ）、　（ｂ）の場合についてそれ
ぞれ下記式が成立する。

ε　Ｓ　ε　０ １（Ｏ〉 Ｅ　＋ｎｓｘ　　Ｗａｓｐ　　＝　Ｖｂａ　　　　　　
”’　　（３）この両式からＥ　ｍ　ａ　ｘを消去する
と、２ となる。同様にして第４図（Ｃ）の場合は下記式が成立
する。

ＥＴＩＩＩＸ　　　Ｅｍｌｎ　　＝　　　　　　　Ｎ、
、ｗ　　　　・・・（５）ε　５　ε　０ Ｅｆｆｉｉｎ　　ｗ　＋　　　　（Ｅｍｍｘ　　　Ｅｆ
ｆｌｉｎ　）　ｗ　＝　Ｖｂｔ・＝（６）この両式から
Ｅ　ｍａ、ｌを求めると、となる。ただし上記において
第一ベース層内の電界最大値をＥイ、Ｘ、電界最小値を
Ｅ　Ｎ　＝　ｎとしている。

以上の関係を踏まえて、第一ベース層の不純物濃度Ｎｌ
ｌと厚みＷを、（７）式に示す最大電界が許容最大電界
を越えない範囲で（１）式の関係を満たすように設定す
ることにより、耐圧を確保しながら十分高速のスイッチ
ング速度を実現したものである。

なお、エミッタ層と第一ベース層の間のへテロ３ 接合のビルトインポテンシャルＶｂｊは下記式（８）で
表わされる。

ただし、ｋはボルツマン定数、Ｔは絶対温度、Ｎ。

はエミッタ層の不純物濃度、ｎム（Ｔ）は第一ベース層
の真性電子密度、Ｘ、は第一ベース層の電子親和力、Ｘ
Ｅは工り・ンタ層の電子親和力である。

（８）式において、右辺第一項は通常のホモ接合におけ
るのと同一であり、第二項かへテロ接合に個有の項であ
る。

具体的に、エミッタ層としてｎ型Ｇａ６．、／ｌ　１−
０．３ＡＳ　。

第一ベース層としてｐ型ＧａＡｓを選んだ場合の代表的
な不純物濃度の組合せについてＶｂｉの数値例を示すと
下表のとおりである。

第 ２ 表 〔発明の効果〕 本発明によれば、Ｎ、ｗ２を必要最小限の値に設定する
ことによって、エミッタ・ベース間耐圧を確保しながら
高速スイッチング動作が可能なヘテロ接合バイポーラＩ
・ランジスタを実現することができる。

〔発明の実施例〕

以下本発明の詳細な説明する。ＧａＡ　Ｉ　ＡｓＧａＡ
ｓ系を用いた一実施例の構造を第５図に示す。

これを製造工程に従って説明すれば、まず高不純物濃度
のｎ°型ＧａＡｓ１ｉ板１１を出発基板とし、この上に
不純物として例えばＳｔをドープした低不純５ 物濃度のｎ型ＧａＡｓコレクタ層１２をエピタキシャル
成長させる。これはコレクタ・ベース間接合をホモ接合
とする場合であり、この接合にもヘテロ接合を導入する
場合にはｎ型Ｇａ　＋　−ｘＡ　ｆ　Ｘ４５層をエピタ
キシャル成長させればよい。いずれの場合もエピタキシ
ャル成長にはＭＢＥ法又はＭＯＣＶＤ法を用いることが
好ましい。以下の工程でも同じである。

この後、コレクタ層１２上に不純物として例えばＢｅを
ドープした比較的高不純物濃度のｐ型ＧａＡｓ第一ベー
ス層１３□をエピタキシャル成長させる。

第二ベース層１３□の厚みは高速スイッチング動作を実
現するため１０００人ないしそれ以下とすることが好ま
しい。この後第二ベース層１３□上に、低不純物濃度の
ｐ−型ＧａＡｓ第一ベース層１３＋、続いて高不純物濃
度のｎ７型Ｇａｐ−ＸＡ　Ｉ！、、Ａｓ１４７７層１４
をエピタキシャル成長させる。このとき第一ベース層１
３．の濃度と厚みの関係を（１）式を満たすように設定
する。最後にエツチングによりエミッタ中心部を残して
周辺部を除去し、第二ベース層１３□の表面を露出させ
て、コレクタ、べ６ 一ス、工ごツタの各電極１５，１６．１７を形成して完
成する。

より具体的な数値例を挙げて説明する。エミッタ層１４
としてバンドギャップエネルギ１．８０　ｅＶのＧａｏ
、７Ａ　Ａ　６．　＝Ａｓ層を用い、そのドナー不純物
濃度をＮＥ＝　１０２０ｃｍ−３とする。一方、第一ベ
ース層１３．としてアクセプタ濃度Ｎ１１＝１０”ｃｍ
−３、バンドギャップエネルギが１．４２ｅＶである厚
みｗ＝０．１μｍのＧａＡｓを用いる。このとき、常温
Ｔ＝３００　　Ｋでのビルトインポテンシャルｖｂｚは
、（８）式においてＸ　Ｅ　−３−７７ｅＶ　％　Ｘ　
Ｂ　−４，０７ｅＶＸｎｉ　　（’ｒ）　　＝１．１０
１ＸＩ　Ｏり　Ｃ１１１−”　　として、Ｖｂ＝＝　１
．６４　Ｖとなる。

そこでエミッタ・ベース間の印加電圧がゼロのとき、も
し仮に、低濃度第一ベース層が十分に厚い場合に広がる
べき空乏層の厚みＷｄ、、および最大電界Ｅ。８を（２
）、　（３１式より求めると、ε５＝１２．９として、
Ｗａ−ｐ＝０．２７９μｍ、　ＥＩｌｌ□−１、１？　
Ｘ　Ｉ　Ｏ’　Ｖ／ｃｍとなる。ところがいまの場合、
ｗ＝Ｑ、１μｍであるからＷ＜Ｗｄａｐとなる。

このとき最大電界Ｅ□８は（７）式から、Ｅｏ、＝１．
８５Ｘ１０’Ｖ／ｃｍとなる。不純物濃度３×１０　”
　ｃｌ’に対して接合降服を生じることなく許容し得る
最大電界値は約５．　Ｉ　Ｘ　１０５Ｖ／ｃｍであるか
ら（例えば、Ｓ、Ｍ、Ｓｚｅ　、　　”　Ｐｈｙｓｉｃ
ｓ　ｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ
”、　１９６９　、　Ｉｔ４ｉ１ｅｙ　−Ｉｎｔｅｒｓ
ｃｉｅｎｃｅ参照）、上記Ｅ　ｗａｘはこれより低く、
上記設計例を現実に採用することができる。

参考のため、最大電界Ｅ　＋＊ａｘが丁度許容最大電界
となるような外部印加電圧を求めると、その値は約３．
２ｖとなり、実用上十分な耐圧が確保される。

次に別の設計例として、上記と同じ材料を用い、ＮＥ　
＝　１０　”　ｃｍ−”、Ｎ、　＝　１０　”　ｃｍ−
３、Ｗ＝０．１μｍとした場合を挙げる。このとき、■
□＝”’　１．６７　Ｖ　％　ｗ、、、、　””　０−
１５４　ｕ　ｍｓ　Ｅｍｕ、＝２、１６　Ｘ　１０５Ｖ
／ａｎを得る。このときＷ＜Ｗｄ、ｐとなっている。ま
たＥ、ｆｉＸ　＝２．３７Ｘ１０５Ｖ／ｃｍであるが、
１０　”　ｃｍ−’の不純物濃度に対応する許容最大電
界は約６．４Ｘ１０’　Ｖ／ｃｍであるか８ ら、この設計例も現実に採用し得る。先の実施例と同様
に竹容される印加電比を求めると、その値は約４．ＯＶ
となり、実用上十分である。

以上の二つの設計例を適用したときの数値解析モデルに
より求めたスイッチング特性を第３表に示す。回路条件
は第１表の場合と同じである。

０ これらの結果を先の第１表と比較すれば明らかなように
、スイッチング速度は、タイプＢに比べて若干劣るがタ
イプＡよりはるかに優れたものとなっている。しかもタ
イプＢではエミッタ・ベース間耐圧の確保が困難である
のに対し、本実施例では実用上十分な耐圧確保が容易で
ある。

なお本発明は上記実施例に限られるものではない。例え
ば半導体材料の組合せとして、広バンドギャップの工ご
ツタ層にＧａＰ　、狭バンドギャップのベース層にＳｉ
を用いてもよいし、また広バンドギャップのエミッタ層
にＧａＡＳｓ狭バンドギャップのベース層にＧｅを用い
ることもできる。

【図面の簡単な説明】

第１図は従来のへテロ接合バイポーラトランジスタの一
例を示す図、第２図はトランジスタのスイッチング特性
を説明するための図、第３図は同じくスイッチング特性
を求めるための回路図、第４図（ａ）〜（Ｃ）は本発明
の詳細な説明するための不純物濃度分布と電界分布を示
す図、第５図は本発明の一実施例のへテロ接合バイポー
ラトランジスタ１ を示す図である。 １１−ｎ”型ＧａＡｓ基板、１２　・ｎ型ＧａＡｓコレ
クタ層、１３＋−ｐ−型ＧａＡｓ第一ベース層、１３□
・・・ｐ型ＧａＡｓ第一ベース層、１４・・・ｎ３型Ｇ
ａ１−ＸＡｆＪｓエミッタ層、１５〜１７・・・電極。

Claims (2)

【特許請求の範囲】
1. （１）エミッタ層をベース層よりバンドギャップの広い
   高不純物濃度の半導体材料により構成するヘテロ接合バ
   イポーラトランジスタにおいて、前記ベース層を、エミ
   ッタ層側にある低不純物濃度の第一ベース層とコレクタ
   層側にある高不純物濃度の第二ベース層とから構成し、
   かつ前記第一ベース層の不純物濃度Ｎ＿Ｂと厚みｗの関
   係を、印加電圧ゼロの状態でのエミッタ・ベース接合部
   の最大電界 Ｅ＿ｍ＿ａ＿ｘ＝（ｑＮ＿Ｂ）／（２＿ε＿ｓε＿ｏ）
   ｗ＋（Ｖ＿ｂ＿ｉ）／ｗが許容最大電界を越えない範囲
   で、 Ｎ＿Ｂｗ＾２≦（２＿ε＿ｓε＿ｏ）／ｑＶ＿ｂ＿ｉを
   満たすように設定したことを特徴とするヘテロ接合バイ
   ポーラトランジスタ。 ただし上式において、 ｑ：電子電荷絶対値 ε＿ｏ：真空の誘電率 ε＿ｓ：第一ベース層の比誘電率 Ｖ＿ｂ＿ｉ：エミッタ層と第一ベース層が形成するヘテ
   ロ接合のビルトインポテンシャル
2. （２）エミッタ層がＧａ＿１＿−＿ｘＡｌ＿ｘＡｓ、ベ
   ース層がＧａＡｓ、コレクタ層がＧａＡｓ又はＧａＡｌ
   Ａｓである特許請求の範囲第１項記載のヘテロ接合バイ
   ポーラトランジスタ。