JPS59211266A - ヘテロ接合バイポ−ラトランジスタ - Google Patents
ヘテロ接合バイポ−ラトランジスタInfo
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- JPS59211266A JPS59211266A JP8606983A JP8606983A JPS59211266A JP S59211266 A JPS59211266 A JP S59211266A JP 8606983 A JP8606983 A JP 8606983A JP 8606983 A JP8606983 A JP 8606983A JP S59211266 A JPS59211266 A JP S59211266A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、エミッタ・ペース接合にヘテロ接合を用いた
バイポーラトランジスタに関する。
バイポーラトランジスタに関する。
従来のパイボーラド・ランジスタは、エミッタ。
ペースおよびコレクタの各層に同一半導体材料を用いた
ｎｐｎ又はｐｎｐ ｍ造となっている。この場合、エミ
ッタ接合、コレクタ接合共にホモ接合である。
ｎｐｎ又はｐｎｐ ｍ造となっている。この場合、エミ
ッタ接合、コレクタ接合共にホモ接合である。
最近、エミッタ接合、コレクタ接合の一方又は両方をヘ
テロ接合としたパイポーラトランジスタが注目され、研
究開発の対象となりつつある。ヘテロ接合バイポーラト
ランジスタのひとつの利点は、エミツタ層をベース層よ
りバンドギャップの広い半導体制料で構成することによ
り、エミ、り注入効率を高めることができることにある
。エミツタ層とベース層のバンドギャップの差によシ、
エミッタ接合に順方向バイアスしたときにエミッタから
ペースへのキャリア注入が容易におこるのに対し、ペー
スからエミッタへのキャリア注入が抑制されるからであ
る。
テロ接合としたパイポーラトランジスタが注目され、研
究開発の対象となりつつある。ヘテロ接合バイポーラト
ランジスタのひとつの利点は、エミツタ層をベース層よ
りバンドギャップの広い半導体制料で構成することによ
り、エミ、り注入効率を高めることができることにある
。エミツタ層とベース層のバンドギャップの差によシ、
エミッタ接合に順方向バイアスしたときにエミッタから
ペースへのキャリア注入が容易におこるのに対し、ペー
スからエミッタへのキャリア注入が抑制されるからであ
る。
従って通常のホモ接合バイポーラトランジスタに比べて
高い電流利得を宿ることができる。
高い電流利得を宿ることができる。
このようなヘテロ接合バイポーラトランジスタは、その
基本概念は古くから知られており、最近においてもいく
つかの発表例がある。エミッタ接合にヘテロ接合を用い
た場合の従来の基本構造を示すと第１図の如くである。
基本概念は古くから知られており、最近においてもいく
つかの発表例がある。エミッタ接合にヘテロ接合を用い
た場合の従来の基本構造を示すと第１図の如くである。
図はＧａＡｓ−ＧａＡｌＡｓ糸を用いた例で、ｎ＋型Ｇ
ａＡｓ基板１を用い、この上にｎ型ＧａＡｓコレクタ層
２、ｐ型ＧａＡｓペース層３、ｎ型Ｇａ、−ＸＡｔｘＡ
ＩＩエミッタ層４を順次積層した構造となっている。５
はコレクタ電極、６はペース電極、７はエミッタ電極で
ある。エミツタ層４は、エミッタ電極７側を高不純物濃
度（ｎ＋）の第一エミツタ層４１によシ栴成し、ベース
層３側をこれよシ低不純物濃度（ｎ−）の第二エミツタ
層４２によ多構成している。
ａＡｓ基板１を用い、この上にｎ型ＧａＡｓコレクタ層
２、ｐ型ＧａＡｓペース層３、ｎ型Ｇａ、−ＸＡｔｘＡ
ＩＩエミッタ層４を順次積層した構造となっている。５
はコレクタ電極、６はペース電極、７はエミッタ電極で
ある。エミツタ層４は、エミッタ電極７側を高不純物濃
度（ｎ＋）の第一エミツタ層４１によシ栴成し、ベース
層３側をこれよシ低不純物濃度（ｎ−）の第二エミツタ
層４２によ多構成している。
従来発表されている多くのものは、第二エミツタ層４２
に十分な厚みを持たせている点で共通している。このよ
うに、エミツタ層を高不純物濃度層と低不純物濃度の二
層構造とし、かつ低不純物濃度の第二エミツタ層の厚み
を十分大きくする理由は、エミッタ接合容量ＣＪｗを小
さくしてスイッチング速度の向上を図るためであるとさ
れている（例えば、Ｈ９Ｋｒｏｅｍｅｒ。
に十分な厚みを持たせている点で共通している。このよ
うに、エミツタ層を高不純物濃度層と低不純物濃度の二
層構造とし、かつ低不純物濃度の第二エミツタ層の厚み
を十分大きくする理由は、エミッタ接合容量ＣＪｗを小
さくしてスイッチング速度の向上を図るためであるとさ
れている（例えば、Ｈ９Ｋｒｏｅｍｅｒ。
”Ｈｅｔｅｒｏｓｔｒｕｃｔｕｋｅ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒｓ ａｎｄＩｎｔｅｇｒａｔｅｄ
Ｃ１ｒｃｕｌｔｓ ” ｒ Ｐｒｏｅ、 ＩＥＥＫ
、 Ｖｏｌ 。
Ｔｒａｎｓｉｓｔｏｒｓ ａｎｄＩｎｔｅｇｒａｔｅｄ
Ｃ１ｒｃｕｌｔｓ ” ｒ Ｐｒｏｅ、 ＩＥＥＫ
、 Ｖｏｌ 。
７０ 、ＡＩ ＋ ｐｐ−１３−２５＊ Ｊａｎｕａｒ
ｙ １９８２）。
ｙ １９８２）。
事実、不純物濃度が接合面を境として大幅に異なる片側
階段接合において、低不純物濃度層の厚みが十分大きい
場合、その接合容量ＣＪｌｉが低不純物濃度層の不純物
濃度Ｎ８を用いてＣＣＸ−Ｎ捧 ＪＥ Ｅ と嵌わされることは周知のとおシである。
階段接合において、低不純物濃度層の厚みが十分大きい
場合、その接合容量ＣＪｌｉが低不純物濃度層の不純物
濃度Ｎ８を用いてＣＣＸ−Ｎ捧 ＪＥ Ｅ と嵌わされることは周知のとおシである。
ここで以下の議論を明確にするため、トランジスタのス
イッチング速度という概念を明確にしておく。一般にト
ランジスタのスイッチング動作にはターンオンとターン
オフとがあシ、ターンオン時間ｔ とターンオフ時間
ｔ。、、 ヲ平ｎ 均した伝播遅延時間ｔ１．をスイッチング速度の基準と
する。ターンオン時間ｔ。ｎは出力電流がｏ４から５０
係まで立上る時間、ターンオフ時間ｔ。ｆｆは出力電流
が１００係から５０係まで降下する時間とする。以上の
関係を第２図に示す。
イッチング速度という概念を明確にしておく。一般にト
ランジスタのスイッチング動作にはターンオンとターン
オフとがあシ、ターンオン時間ｔ とターンオフ時間
ｔ。、、 ヲ平ｎ 均した伝播遅延時間ｔ１．をスイッチング速度の基準と
する。ターンオン時間ｔ。ｎは出力電流がｏ４から５０
係まで立上る時間、ターンオフ時間ｔ。ｆｆは出力電流
が１００係から５０係まで降下する時間とする。以上の
関係を第２図に示す。
本発明者らはこの程、第１図に示すようなヘテロ接合バ
イポーラトランジスタについて、各層の厚み、不純物濃
度とスイッチング速度の関係を数値解析モデルによシ詳
細に検討した（例えば、吉日、［バイポーラトランジス
タの動作理論」昭和５５年近代科学社、Ｍ、Ｋｕｒａｔ
ａ 。
イポーラトランジスタについて、各層の厚み、不純物濃
度とスイッチング速度の関係を数値解析モデルによシ詳
細に検討した（例えば、吉日、［バイポーラトランジス
タの動作理論」昭和５５年近代科学社、Ｍ、Ｋｕｒａｔ
ａ 。
Ｎｕｍｅｒｉｃａｌ Ａｎａｌｙｓｉｓ ｆｏｒ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ ’ ＋ １９
８２ ＋ Ｌｔｘｉｎｇｔｏｎ Ｂｏｏｋｓ、 Ｄ、Ｃ
。
ｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ ’ ＋ １９
８２ ＋ Ｌｔｘｉｎｇｔｏｎ Ｂｏｏｋｓ、 Ｄ、Ｃ
。
Ｈｅａｔｈ ａｎｄ Ｃｏｍｐａｎｙ、等）。その結果
、従来説とは相反する結論が得られた。即ち数値解析モ
デルによれば、従来例のように低不純物濃度の厚い第二
エミツタ層をもつトランジスタ（以下タイプＡと呼ぶ）
のスイッチング速度は、このような第二エミツタ層をも
たずエミッタが高不純物濃度層一層のみからなるトラン
ジスタ（以下タイプＢと呼ぶ）のそれに比べて大幅に劣
っている。その解析結果を第１表に示す。
、従来説とは相反する結論が得られた。即ち数値解析モ
デルによれば、従来例のように低不純物濃度の厚い第二
エミツタ層をもつトランジスタ（以下タイプＡと呼ぶ）
のスイッチング速度は、このような第二エミツタ層をも
たずエミッタが高不純物濃度層一層のみからなるトラン
ジスタ（以下タイプＢと呼ぶ）のそれに比べて大幅に劣
っている。その解析結果を第１表に示す。
第 １ 表
この数値解析に与えた条件は、第３図の回路において、
コレクタ電源Ｅｃ＝ ２ （Ｖ） 、負荷抵抗ＲＬ＝２
００（Ω〕、トランジスタＱをオフにする入力信号電圧
■。、、−０，５（Ｖ：ｌ、オンにする入力信号電圧Ｖ
は表に示す値である。まだタイプｎ 人では、第二エミツタ層が不純物濃度ＮＩ＋＝３ Ｘ
１０” ｃｍ−３、その埋みｖ ＝ １ ｐｍである。
コレクタ電源Ｅｃ＝ ２ （Ｖ） 、負荷抵抗ＲＬ＝２
００（Ω〕、トランジスタＱをオフにする入力信号電圧
■。、、−０，５（Ｖ：ｌ、オンにする入力信号電圧Ｖ
は表に示す値である。まだタイプｎ 人では、第二エミツタ層が不純物濃度ＮＩ＋＝３ Ｘ
１０” ｃｍ−３、その埋みｖ ＝ １ ｐｍである。
第１表のＪ、、 Ｊｃはそれぞれエミッタ、コレクタの
電流密度である。
電流密度である。
このように従来の常識と相反する結果となった理由は次
のとおりである。一般にバイポーラトランジスタを高速
でスイッチング動作させるには、エミッタ、コレクタ各
電流密度を１０３〜１０’ ）ｙ’ｃｍ２ないしこれ以
上の値に設定する必要がある。このことはバイポーラ論
理集積回路の実例や数値解析モデルを用いた解析結果か
ら明らかである。タイプＡのように低不純物濃度の厚い
第二エミツタ層をもつ場合、タイｆＨに比べてエミッタ
からペースへのキャリア供給能力が低いため、所定のエ
ミッタおよびコレクタ電流密度を得るためには、エミッ
タ・ペース間接合に深い順方向バイアス電圧を印加しな
ければい第二エミツタ層およびコレクタ層に過剰キャリ
アが蓄積され、ターンオフ時間が増大して伝播遅延時間
が増大する結果となるのである。
のとおりである。一般にバイポーラトランジスタを高速
でスイッチング動作させるには、エミッタ、コレクタ各
電流密度を１０３〜１０’ ）ｙ’ｃｍ２ないしこれ以
上の値に設定する必要がある。このことはバイポーラ論
理集積回路の実例や数値解析モデルを用いた解析結果か
ら明らかである。タイプＡのように低不純物濃度の厚い
第二エミツタ層をもつ場合、タイｆＨに比べてエミッタ
からペースへのキャリア供給能力が低いため、所定のエ
ミッタおよびコレクタ電流密度を得るためには、エミッ
タ・ペース間接合に深い順方向バイアス電圧を印加しな
ければい第二エミツタ層およびコレクタ層に過剰キャリ
アが蓄積され、ターンオフ時間が増大して伝播遅延時間
が増大する結果となるのである。
以上の結果を要約すれば、エミッタ接合容量Ｃ５゜はタ
イｆＡの方がタイプＢよル小さいにも拘ラス、スイッチ
ング速度はタイプＢの方が優れているということである
。これは、トランジスタのスイッチング速度を決める要
因として、エミッタ接合容量ＣＪｌだけでなく、全エミ
、り容量ＣＥ＝ Ｃ，、＋ ＣＤｆｆ１を考慮しなけれ
ばならないことを意味する。ＣＤＩは過剰キャリア蓄積
量によって決まるエミッタ拡散容量として知られている
ものである。そして従来のへテロ接合バイポーラトラン
ジスタでは、低不純物濃度の厚いエミッタ第二層を設け
ているためにＣ□がＣＪｌに比べてはるかに大きり、Ｃ
７Ｉｌ、を小さくしたことによるスイッチング速度への
影響がＣ□のそれにかくれて全く観測されないのである
。
イｆＡの方がタイプＢよル小さいにも拘ラス、スイッチ
ング速度はタイプＢの方が優れているということである
。これは、トランジスタのスイッチング速度を決める要
因として、エミッタ接合容量ＣＪｌだけでなく、全エミ
、り容量ＣＥ＝ Ｃ，、＋ ＣＤｆｆ１を考慮しなけれ
ばならないことを意味する。ＣＤＩは過剰キャリア蓄積
量によって決まるエミッタ拡散容量として知られている
ものである。そして従来のへテロ接合バイポーラトラン
ジスタでは、低不純物濃度の厚いエミッタ第二層を設け
ているためにＣ□がＣＪｌに比べてはるかに大きり、Ｃ
７Ｉｌ、を小さくしたことによるスイッチング速度への
影響がＣ□のそれにかくれて全く観測されないのである
。
以上によシ、スイッチング速度の点ではタイプＡよシも
タイプＢを採用した方が有利であることが明らかとなっ
た。′ところが、タイｆＢは畠不純物濃度のエミツタ層
が直接ペース層と接合を形成しているため、エミッタ接
合の降服電圧が非常に低いという難点がある。通常のｐ
ｎ接合での降服の主要因はアバランシェ現象であるが、
アバランシェ現象を回避できたとしてもトンネル効果に
よる降服がある。特にヘテロ接合の場合、トンネル効果
に基づく電流はキャリアのバンド間直接遷移によシ決ま
る成分に加えて、ヘテロ接合界面に多数存在する界面準
位によ多支配される成分が多い。このため実際のトンネ
ル電流は単純な理論値よシはるかに大きくなることが珍
らしくなく、エミッタ接合耐圧が非常に小さいものとな
ってしまう。
タイプＢを採用した方が有利であることが明らかとなっ
た。′ところが、タイｆＢは畠不純物濃度のエミツタ層
が直接ペース層と接合を形成しているため、エミッタ接
合の降服電圧が非常に低いという難点がある。通常のｐ
ｎ接合での降服の主要因はアバランシェ現象であるが、
アバランシェ現象を回避できたとしてもトンネル効果に
よる降服がある。特にヘテロ接合の場合、トンネル効果
に基づく電流はキャリアのバンド間直接遷移によシ決ま
る成分に加えて、ヘテロ接合界面に多数存在する界面準
位によ多支配される成分が多い。このため実際のトンネ
ル電流は単純な理論値よシはるかに大きくなることが珍
らしくなく、エミッタ接合耐圧が非常に小さいものとな
ってしまう。
本発明は以上の考察に基づいてなされたもので、スイッ
チング速度と耐圧に関して最適設計基準を与えたへテロ
接合バイポーラトランジスタを提供することを目的とす
る。
チング速度と耐圧に関して最適設計基準を与えたへテロ
接合バイポーラトランジスタを提供することを目的とす
る。
本発明に係るトランジスタは、高不純物濃度のエミツタ
層をベース層よシパンドギャップの広い半導体材料によ
多構成することを基本とし、かつベース層を、エミッタ
側にある低不純物濃度ノ第一ベース層とコレクタ側にあ
る第一ヘ−ス層よシ高不純物濃度の第二ベース層とから
構成する。そして以上の構造において、スイッチング速
度とエミッタ耐圧に関する設計基準として、第一ベース
層の不純物濃度ＮＢとその厚みＷとの関係を、 を満たすように設定したことを特徴とする。（１）式に
おいて、ｑは電子電荷絶対値（＝１．６Ｘ１０−”クー
ロン）、ε は真空の誘電率（＝８．８６Ｘ１０−１４
ファラッド／ｃｒｎ）、Ｃ８は第一ベース層の比誘電率
、ｖｂｉはエミツタ層と第一ベース層が形成するヘテロ
接合のビルトインポテンシャル、ＶＢは同ヘテロ接合の
降服電圧である。
層をベース層よシパンドギャップの広い半導体材料によ
多構成することを基本とし、かつベース層を、エミッタ
側にある低不純物濃度ノ第一ベース層とコレクタ側にあ
る第一ヘ−ス層よシ高不純物濃度の第二ベース層とから
構成する。そして以上の構造において、スイッチング速
度とエミッタ耐圧に関する設計基準として、第一ベース
層の不純物濃度ＮＢとその厚みＷとの関係を、 を満たすように設定したことを特徴とする。（１）式に
おいて、ｑは電子電荷絶対値（＝１．６Ｘ１０−”クー
ロン）、ε は真空の誘電率（＝８．８６Ｘ１０−１４
ファラッド／ｃｒｎ）、Ｃ８は第一ベース層の比誘電率
、ｖｂｉはエミツタ層と第一ベース層が形成するヘテロ
接合のビルトインポテンシャル、ＶＢは同ヘテロ接合の
降服電圧である。
このような設計基準を与えた理由を次に説明する。エミ
ッタ・ペース間のへテロ接合に逆方向電圧ＶＢを印加し
たとき、その接合両端に生ずる内部電位差はＶ、、＋Ｖ
Ｂである９、。この電位差によシヘテロ接合部に生じる
電界分布は第４図のようになる。第４図（、）は低不純
物濃度の第一ペース層の厚みＷが十分大の場合、同図（
ｂ）は同第−ペース層の厚みＷが内部電位差によシ伸び
る空乏層の厚みＷｄｅ、と等しい場合、同図（ｃ）はＷ
がＷ、ｅｐよシ小さい場合である。いま、エミツタ層の
不純物濃度Ｎ８よシ第−ペース層の不純物濃度ＮＢがは
るかに低いものとすると、周知の理論によシ第４図（ａ
） 、 （ｂ）の場合についてそれぞれ下記式が成立す
る。
ッタ・ペース間のへテロ接合に逆方向電圧ＶＢを印加し
たとき、その接合両端に生ずる内部電位差はＶ、、＋Ｖ
Ｂである９、。この電位差によシヘテロ接合部に生じる
電界分布は第４図のようになる。第４図（、）は低不純
物濃度の第一ペース層の厚みＷが十分大の場合、同図（
ｂ）は同第−ペース層の厚みＷが内部電位差によシ伸び
る空乏層の厚みＷｄｅ、と等しい場合、同図（ｃ）はＷ
がＷ、ｅｐよシ小さい場合である。いま、エミツタ層の
不純物濃度Ｎ８よシ第−ペース層の不純物濃度ＮＢがは
るかに低いものとすると、周知の理論によシ第４図（ａ
） 、 （ｂ）の場合についてそれぞれ下記式が成立す
る。
”Ｅ”）ｗ ＝ Ｖ ＋ Ｖ 、−（３）２ ｍ
ａｘ ｄｅｐ ｂｌ Ｂこの両式からＥ（０）
を消去すると ｍｌＬ！ となる。同様にして第４図（Ｃ）の場合は下記式が成立
する。
ａｘ ｄｅｐ ｂｌ Ｂこの両式からＥ（０）
を消去すると ｍｌＬ！ となる。同様にして第４図（Ｃ）の場合は下記式が成立
する。
Ｅｒｎｌｎｗ＋ヲ（Ｅｍａｘ ”ｍ１ｎ）Ｗ＝ ｖｂ
ｉ＋ＶＢ ・・・（６）との両式から”ｍａｘを求める
と、 となる。ただし上記において第一ペース層内の電界最大
値をＥい工、電界最小値を”ｍ ｉ ｎとしている。
ｉ＋ＶＢ ・・・（６）との両式から”ｍａｘを求める
と、 となる。ただし上記において第一ペース層内の電界最大
値をＥい工、電界最小値を”ｍ ｉ ｎとしている。
以上の関係を踏まえて、外部印加電圧■８を降服電圧と
したときにＷ＝Ｗ、ｊｐとなる第４図（ｂ）の状態、即
ち（４）式が成立するＮＢＷ Ｏ値を上限としてスイッ
チングスピードをできる限シ速くし、しかも（７）式に
示すＥｒｎａｘがヘテロ接合の最大許容電界を越えない
ようにＷを設定できるような基準として、前記（０式を
与えたものである。
したときにＷ＝Ｗ、ｊｐとなる第４図（ｂ）の状態、即
ち（４）式が成立するＮＢＷ Ｏ値を上限としてスイッ
チングスピードをできる限シ速くし、しかも（７）式に
示すＥｒｎａｘがヘテロ接合の最大許容電界を越えない
ようにＷを設定できるような基準として、前記（０式を
与えたものである。
なお、エミツタ層と第一ペース層の間のへテロ接合のビ
ルトインポテンシャルｖｂｉは下記式１式％ ただし、ｋはポルラミン定数、Ｔは絶対温度、Ｎ、はエ
ミツタ層の不純物濃度、ｎｌ（Ｔ）は第一ペース層の真
性電子密度、χ３は第一ペース層の電子親和力、χ８は
エミツタ層の電子親和力である。
ルトインポテンシャルｖｂｉは下記式１式％ ただし、ｋはポルラミン定数、Ｔは絶対温度、Ｎ、はエ
ミツタ層の不純物濃度、ｎｌ（Ｔ）は第一ペース層の真
性電子密度、χ３は第一ペース層の電子親和力、χ８は
エミツタ層の電子親和力である。
（８）式・において、右辺第一項は通常のホモ接合にお
けるのと同一であり、第二項がへテロ接合に個有の項で
ある。
けるのと同一であり、第二項がへテロ接合に個有の項で
ある。
具体的に、エミツタ層としてｎ型Ｇａｏ、７Ａｔ、３Ａ
ｓ、第一ペース層としてｐ型ＧａＡｓを選んだ場合の代
表的な不純物濃度の組合せについてｖｂｔの数値例を示
すと下表のとおシである。
ｓ、第一ペース層としてｐ型ＧａＡｓを選んだ場合の代
表的な不純物濃度の組合せについてｖｂｔの数値例を示
すと下表のとおシである。
第 ２ 表
〔発明の効果〕
本発明によれば、ＮＢｗ を必要最小限の値に設定する
ことによって、エミッタ・ペース間耐圧を確保しながら
高速スイッチング動作が可能なヘテロ接合バイポーラト
ランジスタを実現スることができる。
ことによって、エミッタ・ペース間耐圧を確保しながら
高速スイッチング動作が可能なヘテロ接合バイポーラト
ランジスタを実現スることができる。
以下本発明の詳細な説明する。ＱａＡｔＡｓ−ＧａＡ＋
ｓ糸を用いた一実施例の構造を第５図に示す。
ｓ糸を用いた一実施例の構造を第５図に示す。
これを製造工程に従って説明すれば、まず高不純物濃度
のｎ＋型ＧａＡｓ基板１ノを出発基板とし、この上に不
純物として例えばＳｉをｒ−グした低不純物濃度のｎ型
ＧａＡｓコレクタ層１２をエピタキシャル成長させる。
のｎ＋型ＧａＡｓ基板１ノを出発基板とし、この上に不
純物として例えばＳｉをｒ−グした低不純物濃度のｎ型
ＧａＡｓコレクタ層１２をエピタキシャル成長させる。
これはコレクタ・ペース間接合をホモ接合とする場合で
あル、この接合にもヘテロ接合を導入する場合にはｎ型
Ｇ ａ １−ｘＡＺｘＡ ｓ層をエピタキシャル成長さ
せレハヨい。いずれの場合もエピタキシャル成長にはＭ
ＢＥ法又はＭＯＣＶＤ法を用いることが好ましい。
あル、この接合にもヘテロ接合を導入する場合にはｎ型
Ｇ ａ １−ｘＡＺｘＡ ｓ層をエピタキシャル成長さ
せレハヨい。いずれの場合もエピタキシャル成長にはＭ
ＢＥ法又はＭＯＣＶＤ法を用いることが好ましい。
以下の工程でも同じである。この後、コレクタ層１２上
に不純物として例えばＢｅをドープした比較的高不純物
濃度のｐ型ＧａＡｓ第二ペース層１３゛２をエピタキシ
ャル成長させる。第二ペース層１３２の厚みは高速スイ
ッチング動作を実現するため１００ＯＸないしそれ以下
とすることが好ましい。この後第二ベース層１３２上に
、低不純物濃度のｐ−型ＧａＡｓ第一ペース層１３１、
続いて高不純物凝度のｎ＋型Ｇａ 、−ＸＡｔＸＡｓエ
ミツタ層１４をエピタキシャル成長させる。このとき第
一ペース層１３Ｈの濃度と厚みの関係を（１）式を満た
すように設定する。最後にエツチングによシエミッタ中
心部を残して周辺部を除去し、第二ペース層ｉｓ、の表
面を露出させて、コレクタ、ペース、エミッタの各電極
１５．ノロ。
に不純物として例えばＢｅをドープした比較的高不純物
濃度のｐ型ＧａＡｓ第二ペース層１３゛２をエピタキシ
ャル成長させる。第二ペース層１３２の厚みは高速スイ
ッチング動作を実現するため１００ＯＸないしそれ以下
とすることが好ましい。この後第二ベース層１３２上に
、低不純物濃度のｐ−型ＧａＡｓ第一ペース層１３１、
続いて高不純物凝度のｎ＋型Ｇａ 、−ＸＡｔＸＡｓエ
ミツタ層１４をエピタキシャル成長させる。このとき第
一ペース層１３Ｈの濃度と厚みの関係を（１）式を満た
すように設定する。最後にエツチングによシエミッタ中
心部を残して周辺部を除去し、第二ペース層ｉｓ、の表
面を露出させて、コレクタ、ペース、エミッタの各電極
１５．ノロ。
１７を形成して完成する。
よシ具体的な数値例を挙げて説明する。エミッタ層ノ４
としてバンドギャップエネルギ１．８０ｅＶのＧａｏ、
Ａｔ、）、５Ａｓ層を、用い、そのドナー不純物濃度を
Ｎｌ＋＝１０ｃｒｎ とする。一方、第一ベース層１
３１としてアクセプタ濃度Ｎ、＝３Ｘ１０”α 、バン
ドギャップエネルギが１−４２ ｅＶでｈ ル厚ミｗ
＝ ０．１μｍのＧａＡｓを用いる。このとき、常温Ｔ
＝３００°にでのビルトインポテンシャルｖｂ１は、（
８）式においてｘ、 ＝３．７７ ｅＶ ％ Ｚ、
＝４、０７ ｅＶ、 ｎ、（Ｔ） ＝１．１０１ Ｘ
Ｉ ０７ｔｙｎ−’として、Ｖｂｉ＝１．６４ｖとなる
。
としてバンドギャップエネルギ１．８０ｅＶのＧａｏ、
Ａｔ、）、５Ａｓ層を、用い、そのドナー不純物濃度を
Ｎｌ＋＝１０ｃｒｎ とする。一方、第一ベース層１
３１としてアクセプタ濃度Ｎ、＝３Ｘ１０”α 、バン
ドギャップエネルギが１−４２ ｅＶでｈ ル厚ミｗ
＝ ０．１μｍのＧａＡｓを用いる。このとき、常温Ｔ
＝３００°にでのビルトインポテンシャルｖｂ１は、（
８）式においてｘ、 ＝３．７７ ｅＶ ％ Ｚ、
＝４、０７ ｅＶ、 ｎ、（Ｔ） ＝１．１０１ Ｘ
Ｉ ０７ｔｙｎ−’として、Ｖｂｉ＝１．６４ｖとなる
。
そこでエミッタ・ペース間接合耐圧をｖ、＝３Ｖと決め
れば、もし仮に、低濃度第一ペース層が十分に厚い場合
に広がるべき空乏層の厚みると、 Ｗｄ＠、 ＝Ｑ、４
７０ ｐｍ 、 Ｅ呈、 ＝１９８Ｘ１０５η−となる
。とこφがいまの場合、ｙ＝Ｑ、１μｍであるからｗ
（Ｗａ。、となる。′このとき最大電界Ｅｍａｘは（７
）式から、ＥｆｒｌａＸ＝４．８５×１ｏ５ｖ／Ｃｒｎ
となる。不純物濃度３Ｘ１０”ｃｍ−３に対して接合
降服を生じることなく許容し得る最大電界値は約５、
Ｉ Ｘ １０ Ｖ／ｍであるから（例えば、Ｓ、Ｍ、
Ｓｇｅ。
れば、もし仮に、低濃度第一ペース層が十分に厚い場合
に広がるべき空乏層の厚みると、 Ｗｄ＠、 ＝Ｑ、４
７０ ｐｍ 、 Ｅ呈、 ＝１９８Ｘ１０５η−となる
。とこφがいまの場合、ｙ＝Ｑ、１μｍであるからｗ
（Ｗａ。、となる。′このとき最大電界Ｅｍａｘは（７
）式から、ＥｆｒｌａＸ＝４．８５×１ｏ５ｖ／Ｃｒｎ
となる。不純物濃度３Ｘ１０”ｃｍ−３に対して接合
降服を生じることなく許容し得る最大電界値は約５、
Ｉ Ｘ １０ Ｖ／ｍであるから（例えば、Ｓ、Ｍ、
Ｓｇｅ。
”Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｄｅｖｌｃｅｓ”。
Ｄｅｖｌｃｅｓ”。
１９６９ ＋Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｅｅ参
照）、上記ＥＩＴｌａｘはこれよシ低く、上記設計例を
現実に採用することができる。
照）、上記ＥＩＴｌａｘはこれよシ低く、上記設計例を
現実に採用することができる。
次に別の設計例として、上記と同じ材料を用い、Ｎｌ！
＝１０ ｔｙｎ ｓ Ｎ、 ＝１０ ｙｎ ％
ｗ＝０、１μｍ、’Ｐ ＝ ３ Ｖとした場合を挙げ
る。このｗ （ｗ、、、となっている。またＥｍ、！＝
５．３７ Ｘｌ ０５Ｖ／ｍであるが、１０” ｔｙｎ
−’の不純物濃度に対応する許容最大電界は約６．４
Ｘ １０５Ｖ／ｃｍであるから、この設計例も現実に採
用し得る。
＝１０ ｔｙｎ ｓ Ｎ、 ＝１０ ｙｎ ％
ｗ＝０、１μｍ、’Ｐ ＝ ３ Ｖとした場合を挙げ
る。このｗ （ｗ、、、となっている。またＥｍ、！＝
５．３７ Ｘｌ ０５Ｖ／ｍであるが、１０” ｔｙｎ
−’の不純物濃度に対応する許容最大電界は約６．４
Ｘ １０５Ｖ／ｃｍであるから、この設計例も現実に採
用し得る。
以上の二つの設計例を適用したときの数値解析モデルに
よシ求めたスイッチング特性を第３表に示す。回路条件
は第１表め場合と同じである。
よシ求めたスイッチング特性を第３表に示す。回路条件
は第１表め場合と同じである。
第 ３ 表
これらの結果を先の第１表と比較すれば明らかなように
、スイッチング速度は、タイプＢに比べて若干劣るがタ
イプＡよシはるかに優れたものとなっている。しかもタ
イプＢではエミッタ・ペース間耐圧の確保が困難である
のに対し、本実施例では実用上十分な耐圧確保が容易で
ある。
、スイッチング速度は、タイプＢに比べて若干劣るがタ
イプＡよシはるかに優れたものとなっている。しかもタ
イプＢではエミッタ・ペース間耐圧の確保が困難である
のに対し、本実施例では実用上十分な耐圧確保が容易で
ある。
なお本発明は上記実施例に限られるものではない。
例えば半導体材料の組合せとして、広バンドギャップの
エミツタ層にＧａＲ狭パンドギャッグのベース層に８１
を用いてもよいし、また広バンドギヤ、プのエミツタ層
にＧａＡｓ 、狭バンドギヤ、グのベース層にＧｏヲ用
いることもできる。
エミツタ層にＧａＲ狭パンドギャッグのベース層に８１
を用いてもよいし、また広バンドギヤ、プのエミツタ層
にＧａＡｓ 、狭バンドギヤ、グのベース層にＧｏヲ用
いることもできる。
第１図は従来のへテロ接合バイポーラトランジスタの一
例を示す図、第２図はトランジスタのスイッチング特性
を説明するだめの図、第３図は同じくスイッチング特性
を求めるための回路図、第４図（、）〜（ｃ）は本発明
の詳細な説明するだめの不純物濃度分布と電界分布を示
す図、第５図は本発明の一実施例のへテロ接合バイポー
ラトランジスタを示す図である。 １・Ｊ・−ｎ＋型ＧａＡ＠基板、１２− ｎ型ＧａＡｓ
：ルクタ層、１３１・・・ｐ−型ＧａＡｓ第一ペース
層、１ｓ２−ｐ型ＧａＡｓ第一ペース層、１４ ・＝
ｎ＋型Ｇａ１□ＡｔＸＡｓエミッタ層、１５〜ノア・・
・電極。 出願人代理人 弁理士 鈴 江 武 音節１図 第２図 第３図 出力体３ 第５１１ １７ ［１８ゎ ｐ９・揄、−２８ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−８６０６９号 ２、発明の名称 ヘテロ接合バイポーラトランジスタ ３、補正をする者 事件との関係 特許出願人 （３０７） 東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 （１１特許請求の範囲を別紙のとおり引止する。 （２１明細書第１０頁第１２行の式（１）を下記のとお
り訂正する。 （３１同第１０頁第１８行〜第１９行の「ビルトインポ
テンシャル、ＶＢは・・・である。」を「ビルトインポ
テンシャルである。」と￥１正イ〜る。 （４１同第１１頁第２杓〜第４行の「エミッタ・ベース
間のへテロ接合に逆方向電圧■８を印加したとき、その
接合両端に生する内部電位差はｖｂｉ＋ＶＢである。」
を「エミッタ・ベース間のへテロ接合に印加される電圧
がゼロのとき接合両端に生ずる内部電位差はＶｂｉであ
る。」と訂正する。 （５１同第１１頁下から２行目の式（３）を次のとおり
訂正する。 （０） ＋Ｅｒｒａｘ ”ｄｓｐ ＝ Ｖｂｉ ・・・（３
）（６） 同第１２頁第１杓の式（４１を次のとおり
訂正する。 （７） 同第１２頁第５杓の式（６）を次のとおり訂
正する。 Ｅｍｉｎ”十＋（Ｅｍａｘ−Ｅｍｉｎ）” −■ｂｉ
’・・（６１（８） 同第１２頁第７行の式（７１
を次のとおを）訂正する。 （９）同第１２頁第１１行〜第１２行の「外部印加電圧
ＶＢを降服電圧としたときに」を「外部印加電圧をゼロ
としたときに」と訂正する。 ００） 同第１６負第１５１−ｊ〜第１６行の「接合
副圧をｖＢ＝３ｖと決めわは、」を［の印加電圧がゼロ
のとき、」と訂正′ｆ／−０ α〃 同第１６員千から１〜２行目の”ｄｅｐ””０．
４７０ ｐｍ 、Ｅ胃ａｘ ＝ １．９８ ｘｌＯ”／
、、Ｊを［ε８＝１２．９として、Ｗｄｅｐ＝０．２７
９μｍ、”’ｍａｘ＝（１２１間第１７頁第２行の「Ｅ
ｎ１ａＸ＝４８５×１０１１Ｖ、ｚｃｍＪ ｋ ｒ Ｅ
ｍｌｌＸ＝１．８５ｘｌＯ” Ｖ／ｃｍＪと訂正する。 ０３）同第１７頁第９行のＬできる。」の次に「参考の
ため、最大電界ｂ ｍａ ｘが丁度最大許容電界値とな
るような外部印加電圧を求めると、その値は約３．２Ｖ
となり、実用上十分な耐圧が確保される。」を加入する
。 Ｑ４１ 同第１７頁第１２行のＩ Ｏ，１ｐｍ 、
ＶＢ＝３Ｖとした」を「０．１μｍ とした」と訂正す
る。 ０５）同第１７頁第１３行〜第１４行の’−”ｄｅｐ＝
０．２５８ ｐｍ、Ｂ’：ａｘ＝３．６２ｘｌＯ’ Ｖ
／ｃｒｔｔ Ｊを「ｗｄ、ｐｍ ０．１５４μｍ、 喋
ａｘ＝ ２．１６ｘｌ Ｏ’ Ｖ／ｃｍ Ｊと訂正する
、 ｌυ 同第１７頁第１５行〜第１６行の’ Ｅｍａｘ”
５．３７ｘｌ Ｏ’ Ｖ／ｃｍ Ｊ、 ’４ｒ： ｒ
Ｂ、、、、＝２．３７ｘｌＯ’ Ｖ／ｍ Ｊと言Ｊ正
才る。 α７）同第１２頁第１１行の「し得る。」の次に［先の
設計例と同様に許容される印加電圧な求めると、その値
は約４．ＯＶとなり、実用上十分である。」を加入する
。 ２、特許請求の範囲 （１） エミツタ層をベース層よりバンドギャップの
広い高不純物濃度の半畳体材料により桐成するヘテロ接
合バイポーラトランジスタにおいて、前記ベース層を、
エミッタ側にある低不純物濃度の第一ベース層とコレク
タ側にある第一ベース層より筒不純物濃度の第二ベース
層とから＃４成し、かつ前記第一ベース層の不純物濃度
へＢとｋみ二を下記式を満たすように設定したことを特
徴とするヘテロ接合バイポーラトランジスタ。 記 たたし上式ｌ二おいて。 ｑ：電子電荷絶対値（＝ １．６ ｘ １０−ｔｏツク
−ン）ε。： 真空の誘電率（＝８．８６ ｘ １０”
ファラッド／−）ε８二第−ベース層の比誘電率 ■ｂｉニエミッタ層と第一ベース層が形成するヘテロ接
合のビルトインボテンンヤル （２） エミツタ層がＧ ａ １−ｘｋ ７Ｘ Ａ
Ｂ−ベース層が０ａＡｓ 、 コＬ／クタ層がＧ ａ
Ａ ｓ又はＧａＡ、ＡＡｓである特許請求の範囲第１項
記載のへテロ接合バイポーラトランジスタ。
例を示す図、第２図はトランジスタのスイッチング特性
を説明するだめの図、第３図は同じくスイッチング特性
を求めるための回路図、第４図（、）〜（ｃ）は本発明
の詳細な説明するだめの不純物濃度分布と電界分布を示
す図、第５図は本発明の一実施例のへテロ接合バイポー
ラトランジスタを示す図である。 １・Ｊ・−ｎ＋型ＧａＡ＠基板、１２− ｎ型ＧａＡｓ
：ルクタ層、１３１・・・ｐ−型ＧａＡｓ第一ペース
層、１ｓ２−ｐ型ＧａＡｓ第一ペース層、１４ ・＝
ｎ＋型Ｇａ１□ＡｔＸＡｓエミッタ層、１５〜ノア・・
・電極。 出願人代理人 弁理士 鈴 江 武 音節１図 第２図 第３図 出力体３ 第５１１ １７ ［１８ゎ ｐ９・揄、−２８ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−８６０６９号 ２、発明の名称 ヘテロ接合バイポーラトランジスタ ３、補正をする者 事件との関係 特許出願人 （３０７） 東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 （１１特許請求の範囲を別紙のとおり引止する。 （２１明細書第１０頁第１２行の式（１）を下記のとお
り訂正する。 （３１同第１０頁第１８行〜第１９行の「ビルトインポ
テンシャル、ＶＢは・・・である。」を「ビルトインポ
テンシャルである。」と￥１正イ〜る。 （４１同第１１頁第２杓〜第４行の「エミッタ・ベース
間のへテロ接合に逆方向電圧■８を印加したとき、その
接合両端に生する内部電位差はｖｂｉ＋ＶＢである。」
を「エミッタ・ベース間のへテロ接合に印加される電圧
がゼロのとき接合両端に生ずる内部電位差はＶｂｉであ
る。」と訂正する。 （５１同第１１頁下から２行目の式（３）を次のとおり
訂正する。 （０） ＋Ｅｒｒａｘ ”ｄｓｐ ＝ Ｖｂｉ ・・・（３
）（６） 同第１２頁第１杓の式（４１を次のとおり
訂正する。 （７） 同第１２頁第５杓の式（６）を次のとおり訂
正する。 Ｅｍｉｎ”十＋（Ｅｍａｘ−Ｅｍｉｎ）” −■ｂｉ
’・・（６１（８） 同第１２頁第７行の式（７１
を次のとおを）訂正する。 （９）同第１２頁第１１行〜第１２行の「外部印加電圧
ＶＢを降服電圧としたときに」を「外部印加電圧をゼロ
としたときに」と訂正する。 ００） 同第１６負第１５１−ｊ〜第１６行の「接合
副圧をｖＢ＝３ｖと決めわは、」を［の印加電圧がゼロ
のとき、」と訂正′ｆ／−０ α〃 同第１６員千から１〜２行目の”ｄｅｐ””０．
４７０ ｐｍ 、Ｅ胃ａｘ ＝ １．９８ ｘｌＯ”／
、、Ｊを［ε８＝１２．９として、Ｗｄｅｐ＝０．２７
９μｍ、”’ｍａｘ＝（１２１間第１７頁第２行の「Ｅ
ｎ１ａＸ＝４８５×１０１１Ｖ、ｚｃｍＪ ｋ ｒ Ｅ
ｍｌｌＸ＝１．８５ｘｌＯ” Ｖ／ｃｍＪと訂正する。 ０３）同第１７頁第９行のＬできる。」の次に「参考の
ため、最大電界ｂ ｍａ ｘが丁度最大許容電界値とな
るような外部印加電圧を求めると、その値は約３．２Ｖ
となり、実用上十分な耐圧が確保される。」を加入する
。 Ｑ４１ 同第１７頁第１２行のＩ Ｏ，１ｐｍ 、
ＶＢ＝３Ｖとした」を「０．１μｍ とした」と訂正す
る。 ０５）同第１７頁第１３行〜第１４行の’−”ｄｅｐ＝
０．２５８ ｐｍ、Ｂ’：ａｘ＝３．６２ｘｌＯ’ Ｖ
／ｃｒｔｔ Ｊを「ｗｄ、ｐｍ ０．１５４μｍ、 喋
ａｘ＝ ２．１６ｘｌ Ｏ’ Ｖ／ｃｍ Ｊと訂正する
、 ｌυ 同第１７頁第１５行〜第１６行の’ Ｅｍａｘ”
５．３７ｘｌ Ｏ’ Ｖ／ｃｍ Ｊ、 ’４ｒ： ｒ
Ｂ、、、、＝２．３７ｘｌＯ’ Ｖ／ｍ Ｊと言Ｊ正
才る。 α７）同第１２頁第１１行の「し得る。」の次に［先の
設計例と同様に許容される印加電圧な求めると、その値
は約４．ＯＶとなり、実用上十分である。」を加入する
。 ２、特許請求の範囲 （１） エミツタ層をベース層よりバンドギャップの
広い高不純物濃度の半畳体材料により桐成するヘテロ接
合バイポーラトランジスタにおいて、前記ベース層を、
エミッタ側にある低不純物濃度の第一ベース層とコレク
タ側にある第一ベース層より筒不純物濃度の第二ベース
層とから＃４成し、かつ前記第一ベース層の不純物濃度
へＢとｋみ二を下記式を満たすように設定したことを特
徴とするヘテロ接合バイポーラトランジスタ。 記 たたし上式ｌ二おいて。 ｑ：電子電荷絶対値（＝ １．６ ｘ １０−ｔｏツク
−ン）ε。： 真空の誘電率（＝８．８６ ｘ １０”
ファラッド／−）ε８二第−ベース層の比誘電率 ■ｂｉニエミッタ層と第一ベース層が形成するヘテロ接
合のビルトインボテンンヤル （２） エミツタ層がＧ ａ １−ｘｋ ７Ｘ Ａ
Ｂ−ベース層が０ａＡｓ 、 コＬ／クタ層がＧ ａ
Ａ ｓ又はＧａＡ、ＡＡｓである特許請求の範囲第１項
記載のへテロ接合バイポーラトランジスタ。
Claims (2)
- （１） エミツタ層をベース層よシパンドギャッグの
広い高不純物濃度の半導体制料によ多構成するヘテロ接
合バイポーラトランジスタにおいて、前記ベース層を、
エミッタ側にある低不純物濃度の第一ベース層とコレク
タ側にある第一ベース層より高不純物濃度の第二ベース
層とから構成し、かつ前記第一ベース層の不純物濃度Ｎ
Ｂと犀みを下記式を満たすように設定したことを特徴と
するヘテロ接合バイポーラトランジスタ。 記 ただし上式において、 ｑ：電子電荷絶対値（＝１．６Ｘ１０ クーロン）
ｅ：真空の誘電率（＝８，８６Ｘ１０ ファフッド／
ｃｒｎ）ｅ：第一ベース層の比誘電率 ｖｂｉ＝エミッタ層と第一ベース層が形成するヘテロ接
合のビルトインポテンシャル ｖＢ二同へテロ接合の降服電圧 - （２）エミツタ層がＧａ、−ＸＡｔＸＡｓ ％ベース層
がＧａＡｓ、＝＋レクタ層がＧａＡｓ又はＧａＡｔＡｓ
である特許請求の範囲第１項記載のへテロ接合バイポー
ラトランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8606983A JPS59211266A (ja) | 1983-05-17 | 1983-05-17 | ヘテロ接合バイポ−ラトランジスタ |
| US06/608,217 US4593305A (en) | 1983-05-17 | 1984-05-08 | Heterostructure bipolar transistor |
| DE8484303235T DE3479368D1 (en) | 1983-05-17 | 1984-05-11 | Heterostructure bipolar transistor |
| EP84303235A EP0132025B1 (en) | 1983-05-17 | 1984-05-11 | Heterostructure bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8606983A JPS59211266A (ja) | 1983-05-17 | 1983-05-17 | ヘテロ接合バイポ−ラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211266A true JPS59211266A (ja) | 1984-11-30 |
Family
ID=13876413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8606983A Pending JPS59211266A (ja) | 1983-05-17 | 1983-05-17 | ヘテロ接合バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211266A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027179A (en) * | 1985-12-03 | 1991-06-25 | Fujitsu Limited | Resonant-tunneling heterojunction bipolar transistor device |
| US5108936A (en) * | 1984-10-02 | 1992-04-28 | Interuniveritair Micro Elektronica Centrum | Method of producing a bipolar transistor having an amorphous emitter formed by plasma cvd |
| US5177583A (en) * | 1990-02-20 | 1993-01-05 | Kabushiki Kaisha Toshiba | Heterojunction bipolar transistor |
-
1983
- 1983-05-17 JP JP8606983A patent/JPS59211266A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5108936A (en) * | 1984-10-02 | 1992-04-28 | Interuniveritair Micro Elektronica Centrum | Method of producing a bipolar transistor having an amorphous emitter formed by plasma cvd |
| US5027179A (en) * | 1985-12-03 | 1991-06-25 | Fujitsu Limited | Resonant-tunneling heterojunction bipolar transistor device |
| US5389804A (en) * | 1985-12-03 | 1995-02-14 | Fujitsu Limited | Resonant-tunneling heterojunction bipolar transistor device |
| US5177583A (en) * | 1990-02-20 | 1993-01-05 | Kabushiki Kaisha Toshiba | Heterojunction bipolar transistor |
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