JPH03171734A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03171734A JPH03171734A JP31132589A JP31132589A JPH03171734A JP H03171734 A JPH03171734 A JP H03171734A JP 31132589 A JP31132589 A JP 31132589A JP 31132589 A JP31132589 A JP 31132589A JP H03171734 A JPH03171734 A JP H03171734A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
こ産業上の利用分野〕
本発明は半導体装置、例えば完全ＣＭＯＳ （相補型Ｍ
ＯＳ）型ＳＩ’ｌＡＭ （スタティック・ランダム・ア
クセス・メモリ）等のＣ ！Ｊ Ｏ Ｓを有する半導体
装置、特に不純物がドーブされた多結晶シリコン層を有
する半導体装置に係わる。
ＯＳ）型ＳＩ’ｌＡＭ （スタティック・ランダム・ア
クセス・メモリ）等のＣ ！Ｊ Ｏ Ｓを有する半導体
装置、特に不純物がドーブされた多結晶シリコン層を有
する半導体装置に係わる。
本発明は半導体装置において、不純物がドーブされた多
結晶シリコン層を有して成る配線導電層を第１及び第２
導電型半導体領域に対してオーミック・コンタクトする
半導体装置において、上記配線導電層の側面に絶縁性材
料によるサイドウォールを形成し、このサイドウォール
に跨って上記配線導電層の一部とこれに接続されるべき
第１及び第２導電型半導体領域上とに差し渡って配線導
電層に対する不純物のバリア金属層を介して金属シリサ
イド層を接続配置することにより、第１及び第２導電型
不純物の相互拡散を防ぎ、かつオーミック・コンタクト
を良好にし、その特性の劣化を回避し、信頼性の向上を
はかる。
結晶シリコン層を有して成る配線導電層を第１及び第２
導電型半導体領域に対してオーミック・コンタクトする
半導体装置において、上記配線導電層の側面に絶縁性材
料によるサイドウォールを形成し、このサイドウォール
に跨って上記配線導電層の一部とこれに接続されるべき
第１及び第２導電型半導体領域上とに差し渡って配線導
電層に対する不純物のバリア金属層を介して金属シリサ
イド層を接続配置することにより、第１及び第２導電型
不純物の相互拡散を防ぎ、かつオーミック・コンタクト
を良好にし、その特性の劣化を回避し、信頼性の向上を
はかる。
半導体装置、例えば完全ＣＭＯＳ型のＳＲＡＭのメモリ
セルは例えば第３図に示すように、データ転送用トラン
ジスタＭＯＳ ，及びＭＯＳ．と、対のＣＭＯＳインバ
ータを構戊するすなわち互いに導電型を異にするトラン
ジスタＭＯＳ，及びＭＯＳ，と、ＭＯＳ，及びＭＯＳ．
とより成る。この場合、例えばＭＯＳ．とＭＯＳ．の各
一方のソースないしはドレイン〈以下Ｓ／Ｄという）と
ＭＯＳ，及びＭＯＳ６の各一方のＳ／Ｄが電気的に接続
される。これらＳ／Ｄ相互の接続はメモリセルの縮小化
をはかる上で、例えばＭＯＳゲート電極を構成するポリ
サイド構造と同時に形成したポリサイド構造の配線導電
層によって接続する。
セルは例えば第３図に示すように、データ転送用トラン
ジスタＭＯＳ ，及びＭＯＳ．と、対のＣＭＯＳインバ
ータを構戊するすなわち互いに導電型を異にするトラン
ジスタＭＯＳ，及びＭＯＳ，と、ＭＯＳ，及びＭＯＳ．
とより成る。この場合、例えばＭＯＳ．とＭＯＳ．の各
一方のソースないしはドレイン〈以下Ｓ／Ｄという）と
ＭＯＳ，及びＭＯＳ６の各一方のＳ／Ｄが電気的に接続
される。これらＳ／Ｄ相互の接続はメモリセルの縮小化
をはかる上で、例えばＭＯＳゲート電極を構成するポリ
サイド構造と同時に形成したポリサイド構造の配線導電
層によって接続する。
第２図Ａは、上述したような例において上述の所定の２
つのＭＯＳの各Ｓ／Ｄ領域間の接続を、多結晶シリコン
層と金属シリサイド層との積層、すなわちポリサイド層
によって行った場合の、略線的拡大断面図を示す。同図
において（１）はｌの導電型例えばｎ型のシリコン半導
体基体、（１Ｗ〉は例えばｐ型のウエル領域で、（２）
は例えばＳｉｎ２より戊るフィールド絶縁層である。（
４ｎ〉及び（４ｐ）は、ｎ型及びｐ型の不純物が拡散さ
れて、これよりの不純物導入によって互いに導電型を異
にするＭＯＳのｎ型及びｐ型のＳ／Ｄ領域となる第１及
び第２の導電型半導体領域（８ｎ〉及び（８ｐ）を形成
し、かつこれらに対してオーミック・コンタクトされる
これらの配線導電層となる多結晶シリコン層を示す。
つのＭＯＳの各Ｓ／Ｄ領域間の接続を、多結晶シリコン
層と金属シリサイド層との積層、すなわちポリサイド層
によって行った場合の、略線的拡大断面図を示す。同図
において（１）はｌの導電型例えばｎ型のシリコン半導
体基体、（１Ｗ〉は例えばｐ型のウエル領域で、（２）
は例えばＳｉｎ２より戊るフィールド絶縁層である。（
４ｎ〉及び（４ｐ）は、ｎ型及びｐ型の不純物が拡散さ
れて、これよりの不純物導入によって互いに導電型を異
にするＭＯＳのｎ型及びｐ型のＳ／Ｄ領域となる第１及
び第２の導電型半導体領域（８ｎ〉及び（８ｐ）を形成
し、かつこれらに対してオーミック・コンタクトされる
これらの配線導電層となる多結晶シリコン層を示す。
この場合、両多結晶シリコン層（４ｎ）及び（４ｐ）の
オーミック・コンタクトを金属シリサイド層（５）例え
ばｗＳｉｘ層を両多結晶シリコン層（４ｎ）及び（４ｐ
〉に跨って被着形戊することによって行う。これら多結
晶シリコン層（４ｎ〉及び（４ｐ）と金属シリサイド層
（５）によるいわゆるポリサイド層は、上述したように
所要のＭＯＳのゲート電極を構戊するポリサイド層と同
時に形成される。
オーミック・コンタクトを金属シリサイド層（５）例え
ばｗＳｉｘ層を両多結晶シリコン層（４ｎ）及び（４ｐ
〉に跨って被着形戊することによって行う。これら多結
晶シリコン層（４ｎ〉及び（４ｐ）と金属シリサイド層
（５）によるいわゆるポリサイド層は、上述したように
所要のＭＯＳのゲート電極を構戊するポリサイド層と同
時に形成される。
しかしながら、このようなポリサイド層によって、第１
導電型半導体領域（８ｎ〉及び第２導電型半導体領域（
８ｐ〉を接続する場合、金属シリサイド層（５）を通じ
て不純物が相互拡散するため、特性劣化を招来する。
導電型半導体領域（８ｎ〉及び第２導電型半導体領域（
８ｐ〉を接続する場合、金属シリサイド層（５）を通じ
て不純物が相互拡散するため、特性劣化を招来する。
一方、金属配線層を用いて接続を行う方法として例えば
所要部にコンタクト窓を穿設してＴｉＮ等？金属層を介
して配線接続を行う、いわゆるシエアード・コンタクト
（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）がある。第２図Ｂは
、このようなシエアード・コンタクト部の略線的拡大断
面図を示す。
所要部にコンタクト窓を穿設してＴｉＮ等？金属層を介
して配線接続を行う、いわゆるシエアード・コンタクト
（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）がある。第２図Ｂは
、このようなシエアード・コンタクト部の略線的拡大断
面図を示す。
第２図Ｂにおいて第２図Ａに対応する部分には同一符号
を付して重複説明を省略する。この場合、各ＭＯＳが、
Ｓ／Ｄ領域のゲートと対向する部分を低不純物濃度領域
としたいわゆるＬＤＤ構造を有する場合を示す。（７）
はゲート電極（４５ｇ） の側面に形成したＳｉＯ■
等のサイドウォールで、このサイドウォール（７）の形
戊前に、それぞれ第１及び第２導電型すなわちｎ型及び
ｐ型の不純物が導入された低濃度不純物半導体領域をそ
れぞれ形成して後、第１及び第２導電型半導体領域（８
ｎ〉及び（８ｐ）を形成した場合である。またこの場合
、第１及び第２導電型半導体領域（８ｎ）及び（８ｐ）
上にはコンタクト窓（１０）を穿設して、このコンタク
ト窓（１０）を通じて、不純物のバリアとなり得るＴｌ
金属配線層（ｌｌａ） を第１及び第２導電型半導体
領域（８ｎ）及び（８ｐ）と多結晶シリコン層上の金属
シリサイド層（５）上とに跨って形威し、これによって
両者の電気的接続を威すようにした場合である。
を付して重複説明を省略する。この場合、各ＭＯＳが、
Ｓ／Ｄ領域のゲートと対向する部分を低不純物濃度領域
としたいわゆるＬＤＤ構造を有する場合を示す。（７）
はゲート電極（４５ｇ） の側面に形成したＳｉＯ■
等のサイドウォールで、このサイドウォール（７）の形
戊前に、それぞれ第１及び第２導電型すなわちｎ型及び
ｐ型の不純物が導入された低濃度不純物半導体領域をそ
れぞれ形成して後、第１及び第２導電型半導体領域（８
ｎ〉及び（８ｐ）を形成した場合である。またこの場合
、第１及び第２導電型半導体領域（８ｎ）及び（８ｐ）
上にはコンタクト窓（１０）を穿設して、このコンタク
ト窓（１０）を通じて、不純物のバリアとなり得るＴｌ
金属配線層（ｌｌａ） を第１及び第２導電型半導体
領域（８ｎ）及び（８ｐ）と多結晶シリコン層上の金属
シリサイド層（５）上とに跨って形威し、これによって
両者の電気的接続を威すようにした場合である。
しかしながら、この場合、ＴｉＮより成る金属配線層（
ｌｌａ） と半導体領域（８ｎ）． （８ｐ） と
のオーミック・コンタクトがとりにくくここにおけるコ
ンタクト抵抗が増大し、特性劣化を招来する。
ｌｌａ） と半導体領域（８ｎ）． （８ｐ） と
のオーミック・コンタクトがとりにくくここにおけるコ
ンタクト抵抗が増大し、特性劣化を招来する。
本発明は半導体装置、例えばＣＭＯＳを有する完全ＣＭ
ＯＳ型ＳＲＡＭ等の半導体装置、特に不純物がドープさ
れた多結晶シリコン層を有する半導体装置において、第
１及び第２導電型半導体領域間の接続を不純物の相互拡
散を防ぎ、かつ良好なてオーミγク・コンタクトをもっ
て行うことができるようにし特性劣化を回避し、信頼性
の向上をはかる。
ＯＳ型ＳＲＡＭ等の半導体装置、特に不純物がドープさ
れた多結晶シリコン層を有する半導体装置において、第
１及び第２導電型半導体領域間の接続を不純物の相互拡
散を防ぎ、かつ良好なてオーミγク・コンタクトをもっ
て行うことができるようにし特性劣化を回避し、信頼性
の向上をはかる。
本発明は、例えばその略線的拡大断面図を第１図Ｇに示
すように、不純物がドープされた多結晶シリコン層（４
）を有して戊る配線導電層（４５）によって、第１及び
第２導電型半導体領域（８ａ）及び（８ｂ〉に対してオ
ーミック・コンタクトする半導体装置において、配線導
電層（４５）の側面に絶縁性材料によるサイドウォール
（７）が形成され、このサイドウォール（７）に跨って
配線導電層（４５〉の一部とこれに接続されるべき第■
及び第２導電型半導体領域（８ａ）及び（８ｂ）上とに
差し渡って配線導電層（４５）に対しては不純物のバリ
アとなるバリア金属層を介して金属シリサイド層（１１
）を接続配置する。
すように、不純物がドープされた多結晶シリコン層（４
）を有して戊る配線導電層（４５）によって、第１及び
第２導電型半導体領域（８ａ）及び（８ｂ〉に対してオ
ーミック・コンタクトする半導体装置において、配線導
電層（４５）の側面に絶縁性材料によるサイドウォール
（７）が形成され、このサイドウォール（７）に跨って
配線導電層（４５〉の一部とこれに接続されるべき第■
及び第２導電型半導体領域（８ａ）及び（８ｂ）上とに
差し渡って配線導電層（４５）に対しては不純物のバリ
アとなるバリア金属層を介して金属シリサイド層（１１
）を接続配置する。
上述した本発明半導体装置によれば、第１図Ｇに示すよ
うに、不純物がドーブされた多結晶シリコン層（４）よ
り成る配線導電層〈４５〉と第１及び第２導電型すなわ
ちｎ型及びｐ型の不純物を拡散させた半導体領域（８ａ
）及び（８ｂ〉との接続を行う場合、導電性を有し、か
ス爪゜口Ａ Ｂ），，ｘＱ（ Ｐ） ，ひ素（＾Ｓ）等
の不純物の通過を阻止するバリアとなるバリア金ｒｖ４
層（６）を配線導電層（４５）上に設け、このバリア金
属層（６）を介して第１及び第２導電型イ半導体領域（
８ａ）及び（８ｂ）と、導電配線層（４５）とを接続す
ることから、導電配線層（４５〉を構威する金属シリザ
イド層（５）又は多結晶シリコン層（４）中に第ｉ及び
第２導電型半導体領域（８ａ）及び（８ｂ）からの不純
物が拡散して移動することがない。これによって、第３
図に示したような完全ＣＭＯＳ型ＳＲＡＭ等の半導体装
置において第１及び第２の導電型、すなわちｎ型及びｐ
型の半導体領域からの不純物の相互拡散を回避すること
ができる。
うに、不純物がドーブされた多結晶シリコン層（４）よ
り成る配線導電層〈４５〉と第１及び第２導電型すなわ
ちｎ型及びｐ型の不純物を拡散させた半導体領域（８ａ
）及び（８ｂ〉との接続を行う場合、導電性を有し、か
ス爪゜口Ａ Ｂ），，ｘＱ（ Ｐ） ，ひ素（＾Ｓ）等
の不純物の通過を阻止するバリアとなるバリア金ｒｖ４
層（６）を配線導電層（４５）上に設け、このバリア金
属層（６）を介して第１及び第２導電型イ半導体領域（
８ａ）及び（８ｂ）と、導電配線層（４５）とを接続す
ることから、導電配線層（４５〉を構威する金属シリザ
イド層（５）又は多結晶シリコン層（４）中に第ｉ及び
第２導電型半導体領域（８ａ）及び（８ｂ）からの不純
物が拡散して移動することがない。これによって、第３
図に示したような完全ＣＭＯＳ型ＳＲＡＭ等の半導体装
置において第１及び第２の導電型、すなわちｎ型及びｐ
型の半導体領域からの不純物の相互拡散を回避すること
ができる。
また、第１図Ｇに示すように、バリア金属（６）を介し
て金属シリサイド層〈１１〉によって半導体領域（８ａ
）及び（８ｂ）と配線導電層（４５）との接続を行うが
、金属シリサイド層（１１〉は第１及び第２の導電型、
すなわちｎ型及びｐ型の半導体に対して良好にオーミッ
ク・コンタクトすることができるものであるので、半導
体領域（８ａ）及び（８ｂ）と配線導電層（４５）との
オーミック・コンタクトが可能となり、特性の劣化を回
避し、信頼性の向上をはかることができる。
て金属シリサイド層〈１１〉によって半導体領域（８ａ
）及び（８ｂ）と配線導電層（４５）との接続を行うが
、金属シリサイド層（１１〉は第１及び第２の導電型、
すなわちｎ型及びｐ型の半導体に対して良好にオーミッ
ク・コンタクトすることができるものであるので、半導
体領域（８ａ）及び（８ｂ）と配線導電層（４５）との
オーミック・コンタクトが可能となり、特性の劣化を回
避し、信頼性の向上をはかることができる。
？実施例〕
本発明による半導体装置の１実施例を、その理解を容易
にするために、製造方法の１例とともに、第１図の製造
工程図を参照して説明する。この例は例えば第３図で説
明した完全ｃｕｏｓ型ＳＲＡＭにおいて、互いに導電型
を異にするＭＯＳ３及びＭＯＳ．， ＭＯＳ，及びＭＯ
Ｓｓの互いに導電型を異にするＳ／Ｄ領域すなわち第１
及び第２導電型半導体領域を相互に接続する場合である
。
にするために、製造方法の１例とともに、第１図の製造
工程図を参照して説明する。この例は例えば第３図で説
明した完全ｃｕｏｓ型ＳＲＡＭにおいて、互いに導電型
を異にするＭＯＳ３及びＭＯＳ．， ＭＯＳ，及びＭＯ
Ｓｓの互いに導電型を異にするＳ／Ｄ領域すなわち第１
及び第２導電型半導体領域を相互に接続する場合である
。
第ｌ図において、第２図Ａ及びＢと対応する部分には同
一符号を付して重複説明を省略する。
一符号を付して重複説明を省略する。
この場合、半導体基板（１）の表面のフィールド絶縁層
（２）とこれ以外に形成されたゲート絶縁膜（３）上に
差し渡って第１図Ａに示すように、多結晶シリコン層（
４）、例えばｌＱ３ｉｘ （例えばｌ１ｓｉ■）層より
成る金属シリサイド層（５）と、バリア金属層（６）を
順次全面的に被着形成する。
（２）とこれ以外に形成されたゲート絶縁膜（３）上に
差し渡って第１図Ａに示すように、多結晶シリコン層（
４）、例えばｌＱ３ｉｘ （例えばｌ１ｓｉ■）層より
成る金属シリサイド層（５）と、バリア金属層（６）を
順次全面的に被着形成する。
第１図Ｂに示すようにバリア金属層（６）に対してフォ
トエッチングを行って、少くとも最終的に形成される配
線導電層のゲート電極部となる部分をエッチングし、少
くともその配線導電層の半導体領域に隣接対向する縁部
となる部分上のみを残してエッチング除去し、第１及び
第２のバリア金属層（６ａ）及び（６ｂ〉を形成する。
トエッチングを行って、少くとも最終的に形成される配
線導電層のゲート電極部となる部分をエッチングし、少
くともその配線導電層の半導体領域に隣接対向する縁部
となる部分上のみを残してエッチング除去し、第１及び
第２のバリア金属層（６ａ）及び（６ｂ〉を形成する。
さらに所要のＭＯＳのＳ／Ｄ領域を形成する部分に金属
シリサイド層（５）、多結晶シリコン層（４）を貫通す
る窓（４５Ｗａ）及び（４５Ｗｂ）をフットエッチング
によって穿設すると共に、所要のパターン例えば最終的
に得る第１及び第２導電型半導体領域間、例えば所要の
ＭＯＳゲート電極を含む所定パターンの配線導電１！
（４５）を形戒する。次に所要の窓（４５Ｗａ）及び（
４５Ｗｂ）を通じてそれぞれ異なる導電型のＳ／Ｄ領域
の低濃度不純物半導体領域（８Ｌａ） 及び（８Ｌｂ
） をそれぞさ、順次一方の窓（４５Ｗａ）及び（４
５Ｗｂ）をレジスト等によって覆って、イオン注入、不
純物拡散法等によって形成する。
シリサイド層（５）、多結晶シリコン層（４）を貫通す
る窓（４５Ｗａ）及び（４５Ｗｂ）をフットエッチング
によって穿設すると共に、所要のパターン例えば最終的
に得る第１及び第２導電型半導体領域間、例えば所要の
ＭＯＳゲート電極を含む所定パターンの配線導電１！
（４５）を形戒する。次に所要の窓（４５Ｗａ）及び（
４５Ｗｂ）を通じてそれぞれ異なる導電型のＳ／Ｄ領域
の低濃度不純物半導体領域（８Ｌａ） 及び（８Ｌｂ
） をそれぞさ、順次一方の窓（４５Ｗａ）及び（４
５Ｗｂ）をレジスト等によって覆って、イオン注入、不
純物拡散法等によって形成する。
第１図Ｃに示すように、Ｓ１０２等の絶縁性材料にヨル
サイトウォール（７）を窓（４５Ｗａ）及び（４５Ｗｂ
＞の側面に周知の技術により、すなわち絶縁層の全面形
成及び異方性エッチングによるエッチバックによって形
成する。さらに、それぞれサイドゥオール〔７）が形威
された窓（４５１１ａ）及び（４５１ｌｂ）を通じて不
純物導入を行って高濃度の第１導電型半導体領域（８ａ
〉と第２導電型半導体領域（８ｂ〉とを形戒する。
サイトウォール（７）を窓（４５Ｗａ）及び（４５Ｗｂ
＞の側面に周知の技術により、すなわち絶縁層の全面形
成及び異方性エッチングによるエッチバックによって形
成する。さらに、それぞれサイドゥオール〔７）が形威
された窓（４５１１ａ）及び（４５１ｌｂ）を通じて不
純物導入を行って高濃度の第１導電型半導体領域（８ａ
〉と第２導電型半導体領域（８ｂ〉とを形戒する。
さらに第１図Ｄに示すように、必要に応じてＳｉＪ等の
層間絶縁層（９）を被着し、第１及び第２導電型半導体
領域（８ａ〉及び（８ｂ〉に跨るコンタクト窓（１０ａ
） 及び（１０ｂ） をそれぞれフォトエッチング等
によって穿設し、両半導体領域（８ａ）及び（８ｂ）上
の一部と、これらに隣接するバリア金属層（６ａ）及び
（６ｂ）を外部に露呈する。
層間絶縁層（９）を被着し、第１及び第２導電型半導体
領域（８ａ〉及び（８ｂ〉に跨るコンタクト窓（１０ａ
） 及び（１０ｂ） をそれぞれフォトエッチング等
によって穿設し、両半導体領域（８ａ）及び（８ｂ）上
の一部と、これらに隣接するバリア金属層（６ａ）及び
（６ｂ）を外部に露呈する。
その後第１図Ｅに示すように、金属シリサイド層（１１
〉例えばＷＳｉ２層を全面的に形戒し、フォトエッチン
グによるバターニングを行って、これら金属シリサイド
層（１１〉によって第１及び第２の半導体領域（８ａ）
及び（８ｂ）を両者間の配線導電層（４５）にそれぞれ
バリア金属層（６）を介して電気的に接続する。
〉例えばＷＳｉ２層を全面的に形戒し、フォトエッチン
グによるバターニングを行って、これら金属シリサイド
層（１１〉によって第１及び第２の半導体領域（８ａ）
及び（８ｂ）を両者間の配線導電層（４５）にそれぞれ
バリア金属層（６）を介して電気的に接続する。
なお、バリア金属層（６ａ）及び（６ｂ）はサイドゥオ
ール（７）の形成にあたってのエッチングに際し、これ
が外部に露出することによって、このバリア金属層（６
ａ）及び（６ｂ）においてもエッチングが進行すること
から、その厚さを十分大にする必要がある。
ール（７）の形成にあたってのエッチングに際し、これ
が外部に露出することによって、このバリア金属層（６
ａ）及び（６ｂ）においてもエッチングが進行すること
から、その厚さを十分大にする必要がある。
ところが、このバリア金属層（６ａ）及び（６ｂ）の厚
さを大とするとき、配線導電層（４５）すなわちその一
部が構戒するゲート電極下のゲート部にストレスを発生
する恐れが生じてくる。ところが、上述の本発明におい
ては、バリア金属層（６ａ〉及び（６ｂ〉を配線導電層
（４５〉の第１及び第２導電型半導体領域（８ａ）及び
（８ｂ）との接続部にのみ限定して形成したので、この
ような不都合が回避される。そしてこのバリア金属，Ｉ
ｔ （６ａ）及び（６ｂ）を形成するためのバターニン
グは、上述したストレスまた、配線４覧屑やその下に設
けた絶縁層等が、生じない範囲であればよいので、この
パターニングはそれ程厳密な精度を必要としない。
さを大とするとき、配線導電層（４５）すなわちその一
部が構戒するゲート電極下のゲート部にストレスを発生
する恐れが生じてくる。ところが、上述の本発明におい
ては、バリア金属層（６ａ〉及び（６ｂ〉を配線導電層
（４５〉の第１及び第２導電型半導体領域（８ａ）及び
（８ｂ）との接続部にのみ限定して形成したので、この
ような不都合が回避される。そしてこのバリア金属，Ｉ
ｔ （６ａ）及び（６ｂ）を形成するためのバターニン
グは、上述したストレスまた、配線４覧屑やその下に設
けた絶縁層等が、生じない範囲であればよいので、この
パターニングはそれ程厳密な精度を必要としない。
また、上述した例においては、バリア金属層（６）をＴ
ｉＮ層としたが、その材料は不純物拡散を防ぐ導電材で
あればよい。
ｉＮ層としたが、その材料は不純物拡散を防ぐ導電材で
あればよい。
上述した本発明半導体装置によれば、第１図Ｇに示すよ
うに、不純物がドープされた多結晶シリコン層（４）よ
り成る配線導電層（４５〉と第１及び第２導電型すなわ
ちｎ型及びｐ型の不純物を拡散させた半導体領域（８ａ
）及び（８ｂ〉との接続を行う場合、導電性を有し、か
つ、ボロン〈Ｂ），燐（Ｐ），ひ素（＾Ｓ）等の不純物
の通過を阻止するバリアとなるバリア金属層（６）を配
線導電層（４５〉上に設け、このバリア金属層（６）を
介して第１及び第２導電型ｌ半導体領域（８ａ）及び（
８ｂ）と、配ｍ４４Ｌ層（４５）とを接続することから
、ＤｖｌＭ．４楊層（４５）を構或する金属シリサイド
層（５）又は多結晶シリコン層（４）中に第１及び第２
導電型半導体領域（８ａ）及び（８ｂ〉からの不純物が
拡散して移動することがない。これによって、第３図に
示したような完全ＣＭＯＳ型ＳＲＡＭ等の半導体装置に
おいて第１及び第２の導電型、すなわちｎ型及びｐ型の
半導体領域からの不純物の相互拡散を回避することがで
きる。
うに、不純物がドープされた多結晶シリコン層（４）よ
り成る配線導電層（４５〉と第１及び第２導電型すなわ
ちｎ型及びｐ型の不純物を拡散させた半導体領域（８ａ
）及び（８ｂ〉との接続を行う場合、導電性を有し、か
つ、ボロン〈Ｂ），燐（Ｐ），ひ素（＾Ｓ）等の不純物
の通過を阻止するバリアとなるバリア金属層（６）を配
線導電層（４５〉上に設け、このバリア金属層（６）を
介して第１及び第２導電型ｌ半導体領域（８ａ）及び（
８ｂ）と、配ｍ４４Ｌ層（４５）とを接続することから
、ＤｖｌＭ．４楊層（４５）を構或する金属シリサイド
層（５）又は多結晶シリコン層（４）中に第１及び第２
導電型半導体領域（８ａ）及び（８ｂ〉からの不純物が
拡散して移動することがない。これによって、第３図に
示したような完全ＣＭＯＳ型ＳＲＡＭ等の半導体装置に
おいて第１及び第２の導電型、すなわちｎ型及びｐ型の
半導体領域からの不純物の相互拡散を回避することがで
きる。
また、第１図Ｇに示すように、バリア金属（６）を介し
て金属シリサイド層（１１）によって半導体領域（８ａ
）及び（８ｂ）と配線導電層（４５）との接続を行うが
、金属シリサイド層（１１）は第１及び第２の導電型、
すなわちｎ型及びｐ型の半導体に対して良好にオーミッ
ク・コンタクトすることができるものであるので、半導
体領域（８ａ）及び（８ｂ〉と配線導電層（４５）との
オーミック・コンタクトが可能となり、特性の劣化を回
避し、信頼性の向上をはかることができる。
て金属シリサイド層（１１）によって半導体領域（８ａ
）及び（８ｂ）と配線導電層（４５）との接続を行うが
、金属シリサイド層（１１）は第１及び第２の導電型、
すなわちｎ型及びｐ型の半導体に対して良好にオーミッ
ク・コンタクトすることができるものであるので、半導
体領域（８ａ）及び（８ｂ〉と配線導電層（４５）との
オーミック・コンタクトが可能となり、特性の劣化を回
避し、信頼性の向上をはかることができる。
また、上述の本発明構或によれば、上述した不純物の相
互拡散等による不都合が回避され、熱的に安定化される
ので、各アニール処理時ランプアニール等の短時間の急
速アニールに限らず電気炉等のファーネスアニールを用
いることができるので、トンネル炉の使用など流れ作業
による量産化に好適となる。
互拡散等による不都合が回避され、熱的に安定化される
ので、各アニール処理時ランプアニール等の短時間の急
速アニールに限らず電気炉等のファーネスアニールを用
いることができるので、トンネル炉の使用など流れ作業
による量産化に好適となる。
第１図は本発明半導体装置の製造工程を示す略線的拡大
断面図、第２図Ａ及びＢは、従来の半導体装置の要部を
示す略線的拡大断面図、第３図は完全ＣＭＯＳ型ＳＲＡ
Ｍの回路図である。 （１）は半導体基体、（ＩＷ）はウェル領域、（２）は
フィールド絶縁層、（３）はゲート絶縁膜、（４），
（４ｎ） 及び（４ｐ）は多結晶半導体層、（５）は金
属シリサイド層、（４５〉は配線導電層、（４５ｇ）
はゲート電極、（４５Ｗａ）及び（４５Ｗｂ）は窓、
（６）はバリア金属層、（６ａ）及び（６ｂ）は第１及
び第２のバリア金属層、（７）はサイドウォール、（８
Ｌａ） 及び（８Ｌｂ） は低不純物濃度半導体領
域、（８ａ〉及び（８ｂ）， （８ｎ） 及び（８ｐ）
は第１及び第２導電型半導体領域、（９）は層間絶縁層
、（１０ａ）及び（１０ｂ） はコンタクト窓、（ｌ
ｌ＆） は金属配線層、（１１）は金属シリサイド層
である。 代 理 人 松 隈 秀 盛 ３ 本発朗牛導イ参襞置ｎ隼 第１ Ｚ造二社乞示す口 図
断面図、第２図Ａ及びＢは、従来の半導体装置の要部を
示す略線的拡大断面図、第３図は完全ＣＭＯＳ型ＳＲＡ
Ｍの回路図である。 （１）は半導体基体、（ＩＷ）はウェル領域、（２）は
フィールド絶縁層、（３）はゲート絶縁膜、（４），
（４ｎ） 及び（４ｐ）は多結晶半導体層、（５）は金
属シリサイド層、（４５〉は配線導電層、（４５ｇ）
はゲート電極、（４５Ｗａ）及び（４５Ｗｂ）は窓、
（６）はバリア金属層、（６ａ）及び（６ｂ）は第１及
び第２のバリア金属層、（７）はサイドウォール、（８
Ｌａ） 及び（８Ｌｂ） は低不純物濃度半導体領
域、（８ａ〉及び（８ｂ）， （８ｎ） 及び（８ｐ）
は第１及び第２導電型半導体領域、（９）は層間絶縁層
、（１０ａ）及び（１０ｂ） はコンタクト窓、（ｌ
ｌ＆） は金属配線層、（１１）は金属シリサイド層
である。 代 理 人 松 隈 秀 盛 ３ 本発朗牛導イ参襞置ｎ隼 第１ Ｚ造二社乞示す口 図
Claims (1)
- 【特許請求の範囲】 不純物がドープされた多結晶シリコン層を有して成る配
線導電層を第１及び第２導電型半導体領域に対してオー
ミック・コンタクトする半導体装置において、 上記配線導電層の側面に絶縁性材料によるサイドウォー
ルが形成され、 上記サイドウォールに跨って、上記配線導電層の一部と
これに接続されるべき上記第１及び第２導電型半導体領
域上とに差し渡って上記配線導電層に対する不純物のバ
リア金属層を介して金属シリサイド層を接続配置して成
る ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31132589A JPH03171734A (ja) | 1989-11-30 | 1989-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31132589A JPH03171734A (ja) | 1989-11-30 | 1989-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171734A true JPH03171734A (ja) | 1991-07-25 |
Family
ID=18015777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31132589A Pending JPH03171734A (ja) | 1989-11-30 | 1989-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-11-30 JP JP31132589A patent/JPH03171734A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4561060B2 (ja) * | 2003-07-28 | 2010-10-13 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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