JPH0316777B2 - - Google Patents
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- JPH0316777B2 JPH0316777B2 JP58001415A JP141583A JPH0316777B2 JP H0316777 B2 JPH0316777 B2 JP H0316777B2 JP 58001415 A JP58001415 A JP 58001415A JP 141583 A JP141583 A JP 141583A JP H0316777 B2 JPH0316777 B2 JP H0316777B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁分離型バイポ−ラトランジスタに
関するもので、特に高密度かつ高周波特性を有す
る絶縁分離型バイポ−ラトランジスタに関する。
関するもので、特に高密度かつ高周波特性を有す
る絶縁分離型バイポ−ラトランジスタに関する。
従来例の構成とその問題点
絶縁分離型バイポ−ラトランジスタは、MOS
型半導体装置に比し高速性に優れているが、集積
度及び低消費電力性に欠点があり、この欠点を克
服することが大きな命題であつた。
型半導体装置に比し高速性に優れているが、集積
度及び低消費電力性に欠点があり、この欠点を克
服することが大きな命題であつた。
MOS型半導体装置の初期においては、MOS素
子が基板の反転層すなわちチヤネルを利用するも
のであつたため、素子間の分離が不必要であつた
こと及びシリコンゲ−トあるいはモリブデンゲ−
ト構造の素子において明らかなように、ソ−スと
ドレイン形成をゲ−トをマスクとして行なうこと
が出来るため、ドレイン，ソ−ス及びチヤネル形
成を自己整合的に行なえる大きな利点があつた。
しかしながら、MOS型半導体装置においてもそ
の集積度が進むに従い、素子と素子間の分離すな
わち１つの素子のドレイン，ソ−スと他の素子の
ドレイン，ソ−スとの分離が必要となつて来て、
これが高密度化に大きな問題となつて来ている。
子が基板の反転層すなわちチヤネルを利用するも
のであつたため、素子間の分離が不必要であつた
こと及びシリコンゲ−トあるいはモリブデンゲ−
ト構造の素子において明らかなように、ソ−スと
ドレイン形成をゲ−トをマスクとして行なうこと
が出来るため、ドレイン，ソ−ス及びチヤネル形
成を自己整合的に行なえる大きな利点があつた。
しかしながら、MOS型半導体装置においてもそ
の集積度が進むに従い、素子と素子間の分離すな
わち１つの素子のドレイン，ソ−スと他の素子の
ドレイン，ソ−スとの分離が必要となつて来て、
これが高密度化に大きな問題となつて来ている。
一方バイポ−ラ型半導体装置の初期において
は、素子形成を行なうエピタキシヤル層が10μm
程度と非常に厚く、その分離に要する分離領域の
面積も非常に広くなつていた。
は、素子形成を行なうエピタキシヤル層が10μm
程度と非常に厚く、その分離に要する分離領域の
面積も非常に広くなつていた。
しかしながら、昨今では絶縁分離技術が進み、
かつエピタキシヤル層も薄いものでは2μm前後と
なつて来て、分離中もそれほど広く取る必要がな
くなつて来たこと及びベ−ス領域，コレクター領
域等が絶縁分離領域と接する如く形成出来ること
になつたことにより、分離に関してはMOS型半
導体装置と比較して著じるしい差は生じなくなり
つつある。しかし、バイポ−ラ型半導体装置は
MOS型半導体装置のようにベ−ス，エミツタ，
コレクタを自己整合的に製作するたくみな手段が
ないため縮少化が遅れている。
かつエピタキシヤル層も薄いものでは2μm前後と
なつて来て、分離中もそれほど広く取る必要がな
くなつて来たこと及びベ−ス領域，コレクター領
域等が絶縁分離領域と接する如く形成出来ること
になつたことにより、分離に関してはMOS型半
導体装置と比較して著じるしい差は生じなくなり
つつある。しかし、バイポ−ラ型半導体装置は
MOS型半導体装置のようにベ−ス，エミツタ，
コレクタを自己整合的に製作するたくみな手段が
ないため縮少化が遅れている。
加えるにバイポ−ラ型半導体装置においては、
ベ−ス抵抗を下げるために、グラフトベ−ス（高
濃度ベ−ス）領域形成が必要であり、このグラフ
トベ−ス領域とベ−ス領域の不純物濃度には差が
あり、エミツタとグラフトベ−スを接触させるこ
とは耐圧不良、雑音、洩れ電流等の発生があり不
利益を生じる。
ベ−ス抵抗を下げるために、グラフトベ−ス（高
濃度ベ−ス）領域形成が必要であり、このグラフ
トベ−ス領域とベ−ス領域の不純物濃度には差が
あり、エミツタとグラフトベ−スを接触させるこ
とは耐圧不良、雑音、洩れ電流等の発生があり不
利益を生じる。
このようにバイポ−ラ型半導体装置において
は、MOS素子の３領域（ドレイン，チヤネル，
ソ−ス）と比較すると４領域（エミツタ−，コレ
クタ，ベ−ス，グラフトベ−ス）を有することに
よりますます面積が増大することとなる。
は、MOS素子の３領域（ドレイン，チヤネル，
ソ−ス）と比較すると４領域（エミツタ−，コレ
クタ，ベ−ス，グラフトベ−ス）を有することに
よりますます面積が増大することとなる。
以下、図面に従つてこれらのことを説明する。
第１図はOXIM（Oxide Isolated Monolithic）
と呼ばれる絶縁分離バイポ−ラ型半導体装置を示
すものである。同図において、１１はｐ型半導体
基板、１２はn+埋込領域、１３はn+領域でコレ
クタコンタクト領域、１４はｎコレクタ領域、１
５はp+グラフトベ−ス領域、１６はｐ活性ベ−
ス領域、１７はn+エミツタ領域、１８ａ，１８
ｂ，１８ｃ絶縁分離領域、１９ａ，１９ｂ，１９
ｃはそれぞれベ−ス、エミツタ、コレクタ電極で
ある。本例において、分離領域１８ｂは、素子間
分離の為の分離領域１８ａ，１８ｃの形成と同時
に形成している。従つて、分離領域１８ｂはコレ
クタ領域１４とエミツタ領域１７間を僅かな距離
でもつて分離をしているものの、絶縁分離領域１
８ｂが深くなるため分離巾も広くなる欠点があ
る。
と呼ばれる絶縁分離バイポ−ラ型半導体装置を示
すものである。同図において、１１はｐ型半導体
基板、１２はn+埋込領域、１３はn+領域でコレ
クタコンタクト領域、１４はｎコレクタ領域、１
５はp+グラフトベ−ス領域、１６はｐ活性ベ−
ス領域、１７はn+エミツタ領域、１８ａ，１８
ｂ，１８ｃ絶縁分離領域、１９ａ，１９ｂ，１９
ｃはそれぞれベ−ス、エミツタ、コレクタ電極で
ある。本例において、分離領域１８ｂは、素子間
分離の為の分離領域１８ａ，１８ｃの形成と同時
に形成している。従つて、分離領域１８ｂはコレ
クタ領域１４とエミツタ領域１７間を僅かな距離
でもつて分離をしているものの、絶縁分離領域１
８ｂが深くなるため分離巾も広くなる欠点があ
る。
またこの構造においては、ベ−ス抵抗を下げる
ためグラフトベ−ス領域１５を設置し、特性的に
は改善されているが、p+領域であるグラフトベ
−ス領域１５とn+領域であるエミツタ領域１７
とが接触しているため、基本的な欠陥すなわち漏
洩電流の発生、雑音の発生、耐圧の劣化等の欠点
も生じる。
ためグラフトベ−ス領域１５を設置し、特性的に
は改善されているが、p+領域であるグラフトベ
−ス領域１５とn+領域であるエミツタ領域１７
とが接触しているため、基本的な欠陥すなわち漏
洩電流の発生、雑音の発生、耐圧の劣化等の欠点
も生じる。
これを防ぐためグラフトベ−ス領域１５とエミ
ツタ領域１７とを離すことが必要となる。この為
にはホトリソ工程の追加が必要となり、そのマス
ク合わせの誤差を考慮せねばならず、素子の拡大
は避けられない。
ツタ領域１７とを離すことが必要となる。この為
にはホトリソ工程の追加が必要となり、そのマス
ク合わせの誤差を考慮せねばならず、素子の拡大
は避けられない。
第２図はこの改善を図つたバイポ−ラ型半導体
装置を示すものである。
装置を示すものである。
同図に於て、第１図と同一番号は同一物を示
し、２０は多結晶シリコン、２１は酸化膜であ
る。この素子においては、グラフトベ−ス領域１
５とエミツタ領域１７とを引き離した構造をして
おり、第１図に示す構造の欠陥は除去されてい
る。また本装置においては、グラフトベ−ス領域
１５上に直接金属電極をつけた場合、そのコンタ
クト開孔の際のマスクの余裕度の為の寸法の増大
を防ぐため、グラフトベ−ス領域１５を形成する
に当たり、多結晶Si２０を用い拡散を実施し、そ
の多結晶シリコン２０をそのまま電極として伸ば
し、ベ−ス金属電極１９ａを絶縁分離領域１８ａ
上で接続せしめている。
し、２０は多結晶シリコン、２１は酸化膜であ
る。この素子においては、グラフトベ−ス領域１
５とエミツタ領域１７とを引き離した構造をして
おり、第１図に示す構造の欠陥は除去されてい
る。また本装置においては、グラフトベ−ス領域
１５上に直接金属電極をつけた場合、そのコンタ
クト開孔の際のマスクの余裕度の為の寸法の増大
を防ぐため、グラフトベ−ス領域１５を形成する
に当たり、多結晶Si２０を用い拡散を実施し、そ
の多結晶シリコン２０をそのまま電極として伸ば
し、ベ−ス金属電極１９ａを絶縁分離領域１８ａ
上で接続せしめている。
本装置は第１図に示した装置より多くの改善は
あるが、次の３点で欠点がある。すなわち、第１
の欠点はグラフトベ−ス領域１５とエミツタ領域
１７間に活性ベ−ス領域１６があるため、ベ−ス
抵抗が大きくなることであり、第２の欠点は多結
晶シリコン２０を電極として引出しているため、
グラフトベ−ス領域１５上に金属電極を設置した
ものに比し、抵抗が高くなることである。すなわ
ち多結晶シリコンの抵抗は、金属被膜抵抗に比し
数桁高く、特に高集積比が進み素子の容量並びに
抵抗が小さくなりつつある時に、ベ−ス抵抗の増
加は問題となる。第３の欠点は絶縁分離領域１８
ｂが深いことであり、これは第１図でのOXIM構
造での欠点と同じである。
あるが、次の３点で欠点がある。すなわち、第１
の欠点はグラフトベ−ス領域１５とエミツタ領域
１７間に活性ベ−ス領域１６があるため、ベ−ス
抵抗が大きくなることであり、第２の欠点は多結
晶シリコン２０を電極として引出しているため、
グラフトベ−ス領域１５上に金属電極を設置した
ものに比し、抵抗が高くなることである。すなわ
ち多結晶シリコンの抵抗は、金属被膜抵抗に比し
数桁高く、特に高集積比が進み素子の容量並びに
抵抗が小さくなりつつある時に、ベ−ス抵抗の増
加は問題となる。第３の欠点は絶縁分離領域１８
ｂが深いことであり、これは第１図でのOXIM構
造での欠点と同じである。
他の高密度化の例として、三重拡散型のバイポ
−ラ型半導体装置の例を第３図に示す。同図に於
て、第１図，第２図と同一番号は同一物を示す。
第３図は活性ベース領域１６、エミツタ領域１
７、グラフトベ−ス領域１５の位置関係は第２図
と同じであり、先にのべた利点をもつている。更
に、この構造はグラフトベ−ス１５上の多結晶シ
リコン２０の直上に、ベ−ス金属電極１９ａを配
しているため、電極引出しのためのベ−ス抵抗は
小さ利点をもつている。
−ラ型半導体装置の例を第３図に示す。同図に於
て、第１図，第２図と同一番号は同一物を示す。
第３図は活性ベース領域１６、エミツタ領域１
７、グラフトベ−ス領域１５の位置関係は第２図
と同じであり、先にのべた利点をもつている。更
に、この構造はグラフトベ−ス１５上の多結晶シ
リコン２０の直上に、ベ−ス金属電極１９ａを配
しているため、電極引出しのためのベ−ス抵抗は
小さ利点をもつている。
しかしながらこの素子においても次にのべる３
つの欠点を持つている。その１，２は第２図での
べたものと同様な欠点であり、その１は活性ベ−
ス領域１６がグラフトベ−ス領域１５、エミツタ
領域１７間に存在する為、ベ−ス抵抗が増大する
ことであり、その２は絶縁分離領域１８ｂが素子
間分離用の分離領域１８ａ，１８ｃと同じ深さで
あるため、必然的に絶縁分離領域１８ｂは巾が広
くなり、素子面積の増大が避けれられないことで
ある。その３は、三重拡散型素子に共通な欠点で
あるがコレクター抵抗を下げるに必要なn+（高濃
度のｎ型）領域としての埋込み層が入つていない
ことである。
つの欠点を持つている。その１，２は第２図での
べたものと同様な欠点であり、その１は活性ベ−
ス領域１６がグラフトベ−ス領域１５、エミツタ
領域１７間に存在する為、ベ−ス抵抗が増大する
ことであり、その２は絶縁分離領域１８ｂが素子
間分離用の分離領域１８ａ，１８ｃと同じ深さで
あるため、必然的に絶縁分離領域１８ｂは巾が広
くなり、素子面積の増大が避けれられないことで
ある。その３は、三重拡散型素子に共通な欠点で
あるがコレクター抵抗を下げるに必要なn+（高濃
度のｎ型）領域としての埋込み層が入つていない
ことである。
以上述べて来たように、現在公表されているバ
イポ−ラ型半導体装置は、いずれも２，３の欠点
を有している。
イポ−ラ型半導体装置は、いずれも２，３の欠点
を有している。
発明の目的
本発明は以上の欠点にかんがみなされたもの
で、本発明はより高密度でかつ高周波特性を向上
した絶縁分離型バイポ−ラトランジスタを提供し
ようとするものである。
で、本発明はより高密度でかつ高周波特性を向上
した絶縁分離型バイポ−ラトランジスタを提供し
ようとするものである。
発明の構成
本発明は、半導体基体上に埋込み領域を介して
形成されたコレクタ領域と、このコレクタ領域周
辺に形成された素子間分離用の第１の絶縁領域
と、コレクタ領域内に第１の絶縁領域よりも薄い
第２，第３の絶縁領域に側面が覆われて形成され
たエミツタ領域と、このエミツタ領域直下の前記
コレクタ領域内に形成された活性ベ−ス領域と、
第１と第２の絶縁領域間に形成されたコレクタコ
ンタクト領域と、第１と第３の絶縁領域間から第
３の絶縁領域直下にわたつて形成されるとともに
ほぼエミツタ端部下方にてエミツタ領域と接する
ことなく高濃度活性ベ−ス領域に接続形成された
グラフトベ−ス領域とを備えたことを特徴とする
バイポ−ラトランジスタであり、耐圧が良く、ベ
−ス抵抗、寄生容量も小さく、高密度化に好適な
絶縁分離型バイポ−ラトランジスタを実現するも
のである。
形成されたコレクタ領域と、このコレクタ領域周
辺に形成された素子間分離用の第１の絶縁領域
と、コレクタ領域内に第１の絶縁領域よりも薄い
第２，第３の絶縁領域に側面が覆われて形成され
たエミツタ領域と、このエミツタ領域直下の前記
コレクタ領域内に形成された活性ベ−ス領域と、
第１と第２の絶縁領域間に形成されたコレクタコ
ンタクト領域と、第１と第３の絶縁領域間から第
３の絶縁領域直下にわたつて形成されるとともに
ほぼエミツタ端部下方にてエミツタ領域と接する
ことなく高濃度活性ベ−ス領域に接続形成された
グラフトベ−ス領域とを備えたことを特徴とする
バイポ−ラトランジスタであり、耐圧が良く、ベ
−ス抵抗、寄生容量も小さく、高密度化に好適な
絶縁分離型バイポ−ラトランジスタを実現するも
のである。
実施例の説明
以下、本発明を図面とともに説明する。
第４図は本発明に係る絶縁分離型バイポ−ラト
ランジスタの一実施例の構造断面図を示すもであ
る。同図において、１０１はｐ形基体で上面に
n+形の埋込み領域１０２が拡散形成され、コレ
クタ抵抗を下げる役目をしている。１０３は素子
間分離の絶縁分離領域であり、１０４はp+形の
反転防止のチヤネルストツパ−である。１０５は
ｎ形のエピタキシヤル層で、通常0.5〜5Ωcmの抵
抗値の層が２〜5μm形成されコレクタとなる。１
０６はベ−ス領域でｐ形不純物濃度で１×１０
17／cm3前後の値である。１０７はベ−ス抵抗を下
げるに必要なグラフトベ−ス領域で、ベ−ス，エ
ミツタ間絶縁分離領域１０８直下に形成されてい
る。１０９はベ−スコンタクト下のグラフトベ−
ス領域である。１１０はコレクタ領域１０５のコ
ンタクト抵抗を下げるためのn+拡散層であり、
エミツタ領域１１１の形成拡散と同時に行なわれ
る。１１２ａ，１１２ｂ，１１２ｃは多結晶シリ
コン層で、ベ−ス、エミツタ、コレクタのAl電
極１１３ａ，１１３ｂ，のアロイピツトを防止す
る役目をし、又、シリコン層１１２ｂ，１１２ｃ
はそれぞれエミツタ領域１１１及びコレクタコン
タクト領域１１０の拡散源となる。１１４はエミ
ツタ領域１１１とコレクター領域１０５の絶縁分
離領域である。
ランジスタの一実施例の構造断面図を示すもであ
る。同図において、１０１はｐ形基体で上面に
n+形の埋込み領域１０２が拡散形成され、コレ
クタ抵抗を下げる役目をしている。１０３は素子
間分離の絶縁分離領域であり、１０４はp+形の
反転防止のチヤネルストツパ−である。１０５は
ｎ形のエピタキシヤル層で、通常0.5〜5Ωcmの抵
抗値の層が２〜5μm形成されコレクタとなる。１
０６はベ−ス領域でｐ形不純物濃度で１×１０
17／cm3前後の値である。１０７はベ−ス抵抗を下
げるに必要なグラフトベ−ス領域で、ベ−ス，エ
ミツタ間絶縁分離領域１０８直下に形成されてい
る。１０９はベ−スコンタクト下のグラフトベ−
ス領域である。１１０はコレクタ領域１０５のコ
ンタクト抵抗を下げるためのn+拡散層であり、
エミツタ領域１１１の形成拡散と同時に行なわれ
る。１１２ａ，１１２ｂ，１１２ｃは多結晶シリ
コン層で、ベ−ス、エミツタ、コレクタのAl電
極１１３ａ，１１３ｂ，のアロイピツトを防止す
る役目をし、又、シリコン層１１２ｂ，１１２ｃ
はそれぞれエミツタ領域１１１及びコレクタコン
タクト領域１１０の拡散源となる。１１４はエミ
ツタ領域１１１とコレクター領域１０５の絶縁分
離領域である。
本装置においては、エミツタ領域１１１の側面
は絶縁分離領域１０８，１１４により覆われてお
り、エミツタ、ベ−ス間容量は非常に少なくなつ
ており、高速性に大きく寄与をしている。またグ
ラフトベ−ス領域１０７は絶縁分離領域１０８直
下に位置しており、エミツタ領域１１１とは平面
的には非常に近接してかつ紙面の上下方向にわず
かはなれた位置に配置されている。このためベ−
ス抵抗は十分低く、かつエミツタとグラフトベ−
スが接触することにより生じる、漏洩電流、バ−
ストノイズ、耐圧劣化の発生を防ぎかつ素子面積
の小さい構造となつている。バ−ストノイズにつ
いて、グラフトベ−スとエミツタとが接触した第
１図に示す様な例ではバ−ストノイズは１分間の
測定で100回以上発生するが、本発明に係るバイ
ポ−ラ型半導体装置ではグラフトベ−スとエミツ
タを紙面上下方向にて離して形成しているので、
0.2〜0.3μm位のわずかの距離に設定することが出
来る。従つて、この位の距離だと３分間に０〜１
回の程度であり、第１図に示す従来例とは非常に
顕著な差異がある。又エミツター領域１１１、コ
レクター領域１０５を分離している絶縁分離領域
１１４は素子間分離領域１０３に比し絶縁物の深
さは浅く、そのため絶縁分離領域１１４の巾は非
常に狭く出来ることが特長であり、高密度化に関
して理想的な構造となつている。
は絶縁分離領域１０８，１１４により覆われてお
り、エミツタ、ベ−ス間容量は非常に少なくなつ
ており、高速性に大きく寄与をしている。またグ
ラフトベ−ス領域１０７は絶縁分離領域１０８直
下に位置しており、エミツタ領域１１１とは平面
的には非常に近接してかつ紙面の上下方向にわず
かはなれた位置に配置されている。このためベ−
ス抵抗は十分低く、かつエミツタとグラフトベ−
スが接触することにより生じる、漏洩電流、バ−
ストノイズ、耐圧劣化の発生を防ぎかつ素子面積
の小さい構造となつている。バ−ストノイズにつ
いて、グラフトベ−スとエミツタとが接触した第
１図に示す様な例ではバ−ストノイズは１分間の
測定で100回以上発生するが、本発明に係るバイ
ポ−ラ型半導体装置ではグラフトベ−スとエミツ
タを紙面上下方向にて離して形成しているので、
0.2〜0.3μm位のわずかの距離に設定することが出
来る。従つて、この位の距離だと３分間に０〜１
回の程度であり、第１図に示す従来例とは非常に
顕著な差異がある。又エミツター領域１１１、コ
レクター領域１０５を分離している絶縁分離領域
１１４は素子間分離領域１０３に比し絶縁物の深
さは浅く、そのため絶縁分離領域１１４の巾は非
常に狭く出来ることが特長であり、高密度化に関
して理想的な構造となつている。
またエミツタ、コレクタ、ベ−スの電極取出し
位置は多結晶シリコン１１２によりあらかじめ位
置決めがされているため、新たにコンタクトのた
めの開孔工程をすることなしに位置が決まつてお
り、かつエミツタ領域１１１、コレクタ領域１０
５、ベ−ス領域１０９の周辺は全て酸化被膜で覆
われ、電極の取出しに必要な多結晶シリコン領域
のみが表面に導体部分として露出しているため、
マスク合わせ誤差を考慮することなしに、すなわ
ち多少のマスク合わせ誤差を許容できうる構造と
なつている。
位置は多結晶シリコン１１２によりあらかじめ位
置決めがされているため、新たにコンタクトのた
めの開孔工程をすることなしに位置が決まつてお
り、かつエミツタ領域１１１、コレクタ領域１０
５、ベ−ス領域１０９の周辺は全て酸化被膜で覆
われ、電極の取出しに必要な多結晶シリコン領域
のみが表面に導体部分として露出しているため、
マスク合わせ誤差を考慮することなしに、すなわ
ち多少のマスク合わせ誤差を許容できうる構造と
なつている。
次に、本発明に係る絶縁分離型バイポ−ラトラ
ンジスタの製造方法を示す。
ンジスタの製造方法を示す。
第５図はその工程断面図を示すもので、以下工
程順に説明する。
程順に説明する。
(A) ｐ形半導体基板１２１上に、絶縁分離された
トランジスタ形成の為の島領域１２２、分離領
域１２３、n+形埋込層１２４を形成する。島
領域１２２は比抵抗0.6〜2Ωcmのｎ形単結晶層
であり、この島領域１２２上には選択酸化用の
Si3N4１２４′が形成されている。この構造は
通常の選択酸化技術を用いて容易に構成するこ
とが出来る。
トランジスタ形成の為の島領域１２２、分離領
域１２３、n+形埋込層１２４を形成する。島
領域１２２は比抵抗0.6〜2Ωcmのｎ形単結晶層
であり、この島領域１２２上には選択酸化用の
Si3N4１２４′が形成されている。この構造は
通常の選択酸化技術を用いて容易に構成するこ
とが出来る。
(B) コレクタ及びベ−スを分離する領域１２５上
のSi3N4１２４を除去した後、残つたSi3N4１
２４をマスクとして選択酸化を行ない、ベ−ス
とコレクタを分離する酸化膜（以下BC分離膜
と称す。）１２６を形成する。このBC分離膜１
２６の深さは、分離酸化膜１２３よりも浅く形
成し、これにより横方向の酸化膜の広がりを少
なくする。また選択酸化前に、BC分離領域１
２５の島領域１２２をエツチングしてもよい。
のSi3N4１２４を除去した後、残つたSi3N4１
２４をマスクとして選択酸化を行ない、ベ−ス
とコレクタを分離する酸化膜（以下BC分離膜
と称す。）１２６を形成する。このBC分離膜１
２６の深さは、分離酸化膜１２３よりも浅く形
成し、これにより横方向の酸化膜の広がりを少
なくする。また選択酸化前に、BC分離領域１
２５の島領域１２２をエツチングしてもよい。
(C) BC分離膜１２６と分離膜領域１２３によつ
て形成されたコレクタ領域１２７上にイオン注
入の阻止膜としてレジスト膜１２８を通常のホ
トエツチ技術を用いて形成する。このレジスト
膜１２８、BC分離膜１２６、分離領域１２３
をマスクとしてイオン注入によりボロンを島領
域１２２に打ち込む。このイオン注入により活
性ベ−ス層１２９が形成される。この時の注入
条件を60KeV，0.5〜３×103atoms／cm2とする
と、不純物分布は、島領域１２２表面から0.2
〜0.3μmに位置する。この様に注入ドーズ量
を、少なくすると、イオン注入によりSiに誘起
される欠陥を減らすことが出来、コレクタ・エ
ミツタ間のリ−ク電流の減少、及びトランジス
タ歩留りを上げるのに効果がある。
て形成されたコレクタ領域１２７上にイオン注
入の阻止膜としてレジスト膜１２８を通常のホ
トエツチ技術を用いて形成する。このレジスト
膜１２８、BC分離膜１２６、分離領域１２３
をマスクとしてイオン注入によりボロンを島領
域１２２に打ち込む。このイオン注入により活
性ベ−ス層１２９が形成される。この時の注入
条件を60KeV，0.5〜３×103atoms／cm2とする
と、不純物分布は、島領域１２２表面から0.2
〜0.3μmに位置する。この様に注入ドーズ量
を、少なくすると、イオン注入によりSiに誘起
される欠陥を減らすことが出来、コレクタ・エ
ミツタ間のリ−ク電流の減少、及びトランジス
タ歩留りを上げるのに効果がある。
(D) レジスト膜１２８を除去した後全面に多結晶
Si膜１３０及びSi3N4膜１３１を堆積する。ベ
−スとエミツタを分離する領域１３２、ベ−ス
とコレクタを分離する領域１３３のそれぞれの
窓をレジスト膜１３４によつて形成する。
Si膜１３０及びSi3N4膜１３１を堆積する。ベ
−スとエミツタを分離する領域１３２、ベ−ス
とコレクタを分離する領域１３３のそれぞれの
窓をレジスト膜１３４によつて形成する。
(E) 開孔窓１３２、１３３を有するレジスト膜１
３４をマスクにして、Si3N4１３１、多結晶Si
層１２２を少なくともエミツタとなる領域の側
面が露出されるまでエツチングを行なうと良
い。つまり活性ベ−ス層１２９に達する如くエ
ツチングすると良い。その後レジスト膜１３４
を除去する。
３４をマスクにして、Si3N4１３１、多結晶Si
層１２２を少なくともエミツタとなる領域の側
面が露出されるまでエツチングを行なうと良
い。つまり活性ベ−ス層１２９に達する如くエ
ツチングすると良い。その後レジスト膜１３４
を除去する。
(F) Si3N4膜１３１をマスクとして選択酸化を行
なう。これにより、エミツタを形成する領域１
３５とベ−スコンタクトを形成する領域１３６
を分離する酸化膜１３７（以後EB分離膜と称
す。）を形成する。このEB分離膜によりエミツ
タを形成する領域１３５の側面は絶縁物で被覆
されることになる。
なう。これにより、エミツタを形成する領域１
３５とベ−スコンタクトを形成する領域１３６
を分離する酸化膜１３７（以後EB分離膜と称
す。）を形成する。このEB分離膜によりエミツ
タを形成する領域１３５の側面は絶縁物で被覆
されることになる。
(G) その後、Si3N4膜１３１を除去した後、ベ−
スコンタクトを形成する領域１３６上をレジス
ト膜１３８で被覆し、これをマスクとしてほぼ
Polysi層１３０の表面付近にAsをイオン注入
して熱処理を施すことによりエミツタ１３９と
コレクタコンタクト１４０を形成する。この時
エミツタ１３９の側面はBC分離膜１２６、EB
分離膜１３７により囲まれている。
スコンタクトを形成する領域１３６上をレジス
ト膜１３８で被覆し、これをマスクとしてほぼ
Polysi層１３０の表面付近にAsをイオン注入
して熱処理を施すことによりエミツタ１３９と
コレクタコンタクト１４０を形成する。この時
エミツタ１３９の側面はBC分離膜１２６、EB
分離膜１３７により囲まれている。
(H) レジスト膜１３８を除去した後、コレクタコ
ンタクト領域１４０上を少なくともレジスト膜
１４１で被覆し、これをマスクとして高濃度の
ボロンをイオン注入する。これにより高濃度の
グラフトベ−ス１４２が形成されかつエミツタ
１３９に対しセルフアライン構造である。この
時エミツタ１３９上に多結晶層１０が存在する
ため、イオン注入のエネルギ−を適当な値に選
ぶことによつて、エミツタ１３９直下の活性ベ
−ス１２９に及ぼす影響を少なくできる。な
お、エミツタ１３９にはボロンが注入されるが
エミツタ１３９が高濃度であるので問題はな
い。このように形成されたグラフトベ−ス１４
２はエミツタ１３９の周辺まで形成されている
のでベ−ス抵抗を下げることが可能となる。ま
たエミツタ１３９となる周辺部を酸化した後、
高濃度ボロンのイオン注入を行なつているの
で、エミツタ１３９に接するBC分離膜１２６
の直下にはボロンが打ち込まれない。例えばエ
ミツタ１３９に接するEB分離膜１３７の厚さ
を0.2〜0.4μmに形成すると、注入時において、
エミツタ１３９と、高濃度グラフトベ−ス１４
２を接することなく分離することができる。ま
たこの高濃度ボロンイオン注入は、エミツタ１
３９および活性ベ−ス１２９の形成後に行なう
ので、この工程後において高温の熱処理工程の
必要がなく、不純物プロフイ−ルをインプラ後
とほぼ変わらない形で、最終工程まで進めるこ
とができる。特にエミツタ１３９直下への、高
濃度層の入り込みを抑えることができる。この
ため、エミツタ１３９と活性ベ−ス１２９間の
耐圧を下げることなく、また、バ−ストノイ
ズ、コレクタとエミツタのリ−ク等も十分下げ
ることができる。
ンタクト領域１４０上を少なくともレジスト膜
１４１で被覆し、これをマスクとして高濃度の
ボロンをイオン注入する。これにより高濃度の
グラフトベ−ス１４２が形成されかつエミツタ
１３９に対しセルフアライン構造である。この
時エミツタ１３９上に多結晶層１０が存在する
ため、イオン注入のエネルギ−を適当な値に選
ぶことによつて、エミツタ１３９直下の活性ベ
−ス１２９に及ぼす影響を少なくできる。な
お、エミツタ１３９にはボロンが注入されるが
エミツタ１３９が高濃度であるので問題はな
い。このように形成されたグラフトベ−ス１４
２はエミツタ１３９の周辺まで形成されている
のでベ−ス抵抗を下げることが可能となる。ま
たエミツタ１３９となる周辺部を酸化した後、
高濃度ボロンのイオン注入を行なつているの
で、エミツタ１３９に接するBC分離膜１２６
の直下にはボロンが打ち込まれない。例えばエ
ミツタ１３９に接するEB分離膜１３７の厚さ
を0.2〜0.4μmに形成すると、注入時において、
エミツタ１３９と、高濃度グラフトベ−ス１４
２を接することなく分離することができる。ま
たこの高濃度ボロンイオン注入は、エミツタ１
３９および活性ベ−ス１２９の形成後に行なう
ので、この工程後において高温の熱処理工程の
必要がなく、不純物プロフイ−ルをインプラ後
とほぼ変わらない形で、最終工程まで進めるこ
とができる。特にエミツタ１３９直下への、高
濃度層の入り込みを抑えることができる。この
ため、エミツタ１３９と活性ベ−ス１２９間の
耐圧を下げることなく、また、バ−ストノイ
ズ、コレクタとエミツタのリ−ク等も十分下げ
ることができる。
(I) それぞれのコンタクト領域にAl配線を施し、
ベ−ス電極１４３、エミツタ電極１４４，コレ
クタ電極１４５が形成される。そして、それぞ
れの電極構造はAl配線−多結晶Si層−単結晶
Si層構造になつているので、シンタ−処理を行
なつてもAlの突き抜けによる接合の破壊を防
ぐことができる。
ベ−ス電極１４３、エミツタ電極１４４，コレ
クタ電極１４５が形成される。そして、それぞ
れの電極構造はAl配線−多結晶Si層−単結晶
Si層構造になつているので、シンタ−処理を行
なつてもAlの突き抜けによる接合の破壊を防
ぐことができる。
以上述べたトランジスタの製造法において、活
性ベ−ス層の形成を、第５図工程Ｈのグラフトベ
−スインプラ直前に、活性ベ−ス用のイオン注入
を行なつて形成してもよい。この工程でも同じ効
果を生むことができることは云うまでもない。
性ベ−ス層の形成を、第５図工程Ｈのグラフトベ
−スインプラ直前に、活性ベ−ス用のイオン注入
を行なつて形成してもよい。この工程でも同じ効
果を生むことができることは云うまでもない。
発明の効果
以上のように本発明は、エミツタと外部ベ−ス
が接することなく縦方向に分離され、かつ外部ベ
−スは絶縁物下からエミツタ端部直下に及んでお
り、エミツタと外部ベ−スが接していないために
エミツタ−ベ−ス間耐圧が高く、外部ベ−スとエ
ミツタとは縦方向に分離され近接する構造となる
ためベ−ス抵抗が小さく、エミツタ−外部ベ−ス
が平面的に重なりを生じ面積を小さくすることが
でき、さらにエミツタ側面は絶縁物で覆われかつ
エミツタはその底面で低濃度の活性ベ−スのみと
接する構造となるため、ベ−ス−エミツタ間容量
が小さくなる。したがつて、本発明によれば高周
波特性が極めて良く、耐圧的にもすぐれ、高密度
なバイポ−ラトランジスタを有する高性能なバイ
ポ−ラ半導体集積回路を実現することができる。
が接することなく縦方向に分離され、かつ外部ベ
−スは絶縁物下からエミツタ端部直下に及んでお
り、エミツタと外部ベ−スが接していないために
エミツタ−ベ−ス間耐圧が高く、外部ベ−スとエ
ミツタとは縦方向に分離され近接する構造となる
ためベ−ス抵抗が小さく、エミツタ−外部ベ−ス
が平面的に重なりを生じ面積を小さくすることが
でき、さらにエミツタ側面は絶縁物で覆われかつ
エミツタはその底面で低濃度の活性ベ−スのみと
接する構造となるため、ベ−ス−エミツタ間容量
が小さくなる。したがつて、本発明によれば高周
波特性が極めて良く、耐圧的にもすぐれ、高密度
なバイポ−ラトランジスタを有する高性能なバイ
ポ−ラ半導体集積回路を実現することができる。
第１図〜第３図は従来のバイポ−ラ型半導体装
置の断面図、第４図は本発明の一実施例に係る絶
縁分離型バイポ−ラトランジスタの断面図、第５
図（Ａ）〜（Ｉ）は本発明に係る絶縁分離型バイ
ポ−ラトランジスタの製造方法を示す工程断面図
である。 １０３，１２３……素子間分離絶縁膜、１０
６，１２９……活性ベ−ス領域、１０７，１４２
……グラフトベ−ス領域、１０８，１３７……エ
ミツタ・ベ−ス間分離絶縁膜、１１１，１３９…
…エミツタ領域、１４１，１２６……コレクタ・
ベ−ス間分離絶縁膜。
置の断面図、第４図は本発明の一実施例に係る絶
縁分離型バイポ−ラトランジスタの断面図、第５
図（Ａ）〜（Ｉ）は本発明に係る絶縁分離型バイ
ポ−ラトランジスタの製造方法を示す工程断面図
である。 １０３，１２３……素子間分離絶縁膜、１０
６，１２９……活性ベ−ス領域、１０７，１４２
……グラフトベ−ス領域、１０８，１３７……エ
ミツタ・ベ−ス間分離絶縁膜、１１１，１３９…
…エミツタ領域、１４１，１２６……コレクタ・
ベ−ス間分離絶縁膜。
Claims (1)
- １ 半導体基体上に埋込み領域を介して形成され
たコレクタ領域と、このコレクタ領域周辺に形成
された素子間分離用の第１の絶縁領域と、前記コ
レクタ領域内に前記第１の絶縁領域よりも薄い第
２，第３の絶縁領域に側面が覆われて形成された
エミツタ領域と、このエミツタ領域直下の前記コ
レクタ領域内に形成された活性ベ−ス領域と、前
記第１と第２の絶縁領域間に形成されたコレクタ
コンタクト領域と、前記第１と第３の絶縁領域間
から前記第３の絶縁領域直下にわたつて形成され
るとともに前記エミツタ領域と接することなくほ
ぼ前記エミツタ領域端部の下方にて前記活性ベ−
ス領域に接続形成された高濃度グラフトベ−ス領
域とを備えたことを特徴とする絶縁分離型バイポ
−ラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP141583A JPS58135671A (ja) | 1983-01-07 | 1983-01-07 | 絶縁分離型バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP141583A JPS58135671A (ja) | 1983-01-07 | 1983-01-07 | 絶縁分離型バイポ−ラトランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15599679A Division JPS5679469A (en) | 1979-11-30 | 1979-11-30 | Semiconductor device and its preparing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58135671A JPS58135671A (ja) | 1983-08-12 |
| JPH0316777B2 true JPH0316777B2 (ja) | 1991-03-06 |
Family
ID=11500843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP141583A Granted JPS58135671A (ja) | 1983-01-07 | 1983-01-07 | 絶縁分離型バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135671A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744182B2 (ja) * | 1984-11-09 | 1995-05-15 | 株式会社日立製作所 | ヘテロ接合バイポ−ラ・トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4852184A (ja) * | 1971-10-29 | 1973-07-21 | ||
| JPS4879980A (ja) * | 1972-01-26 | 1973-10-26 |
-
1983
- 1983-01-07 JP JP141583A patent/JPS58135671A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4852184A (ja) * | 1971-10-29 | 1973-07-21 | ||
| JPS4879980A (ja) * | 1972-01-26 | 1973-10-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58135671A (ja) | 1983-08-12 |
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